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1第8章

集成電路版圖設(shè)計(jì)與工具28.4版圖設(shè)計(jì)準(zhǔn)則

(‘Rule’forperformance)8.4.1匹配設(shè)計(jì)8.4.2抗干擾設(shè)計(jì)8.4.3寄生優(yōu)化設(shè)計(jì)8.4.4可靠性設(shè)計(jì)3寄生優(yōu)化設(shè)計(jì)寄生電阻和電容會(huì)帶來(lái)增加噪聲、降低速度、增加功耗等效應(yīng)降低關(guān)鍵路徑上的寄生，如放大器輸入端上的寄生電阻（主要是多晶硅電阻）降低關(guān)鍵節(jié)點(diǎn)的寄生，如高阻節(jié)點(diǎn)和活性較大的節(jié)點(diǎn)上的寄生電容4寄生優(yōu)化設(shè)計(jì)晶體管的寄生優(yōu)化盡量減小多晶硅做導(dǎo)線的長(zhǎng)度通過兩邊接?xùn)趴蓛?yōu)化柵極串聯(lián)寄生電阻通過梳狀折疊可同時(shí)優(yōu)化柵極電阻和漏極寄生電容DDD5寄生優(yōu)化設(shè)計(jì)大尺寸晶體管的版圖梳狀折疊注意:有的工藝會(huì)建議不要在柵上布線6寄生優(yōu)化設(shè)計(jì)晶體管漏極寄生電容優(yōu)化漏極一般接高阻節(jié)點(diǎn)或活性較大的節(jié)點(diǎn)主要指漏極擴(kuò)散區(qū)面積的優(yōu)化指標(biāo)：漏極面積SD與有效柵寬We之比，越小越好DW1QdDW2QdDQdQd7寄生優(yōu)化設(shè)計(jì)晶體管漏極寄生電容優(yōu)化舉例ROM位線上接有大量晶體管的漏極，ROM的位線電壓建立速度受到寄生電容限制地址位線8寄生優(yōu)化設(shè)計(jì)Contact,via與其它層的連接Contact和via與其它層連接時(shí)存在接觸電阻和電流密度問題一般采用多個(gè)最小孔并聯(lián)的方法來(lái)減小電阻和提高可通過電流

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