第六章-數(shù)字電路基本器件及組合邏輯電路-

數(shù)字電路基本器件及組合邏輯電路第六章數(shù)字電路基本器件及組合邏輯電路6.1數(shù)字電路基礎知識6.2邏輯函數(shù)化簡6.3基本邏輯門6.4TTL集成邏輯門6.5CMOS集成邏輯門6.6集成邏輯門使用注意事項6.7組合邏輯電路的分析和設計6.8譯碼器6.9數(shù)據(jù)選擇器及數(shù)據(jù)分配器

數(shù)字電路基本器件及組合邏輯電路6.1數(shù)字電路基礎知識

6.1.1數(shù)字電路和數(shù)字信號特點

數(shù)字信號——時間上和幅值上均是離散的信號。這些信號的變化發(fā)生在一系列離散的瞬間，其值也是離散的（如電子表的秒信號、生產流水線上記錄零件個數(shù)的計數(shù)信號等）。數(shù)字信號在電路中往往表現(xiàn)為突變的電壓或電流，如圖6－1所示。該信號有兩個特點：數(shù)字電路基本器件及組合邏輯電路①數(shù)字信號具有二值特性，電路只有高、低兩個電壓值，故常被稱為邏輯電平，用數(shù)字0和1來表示，通常用邏輯1表示高電平值，用邏輯0表示低電平值；當然也可以作相反的規(guī)定。注意，這里的0和1沒有大小之分，只代表兩種互相對立的狀態(tài)，也稱為二值數(shù)字邏輯。②信號從高電平變?yōu)榈碗娖剑蛘邚牡碗娖阶優(yōu)楦唠娖绞且粋€突變的過程，這種信號又稱為脈沖信號。數(shù)字電路基本器件及組合邏輯電路6.1.2器件工作狀態(tài)

數(shù)字電路中，二極管和三極管作為基礎器件，均工作在開關狀態(tài)。①二極管的開關特性(a)二極管開關電路（b）二極管關態(tài)時等效電路（c）二極管開態(tài)時等效電路圖6－2二極管開關特性數(shù)字電路基本器件及組合邏輯電路圖6－2所示為二極管的開關特性?？梢姡O管在電路中表現(xiàn)為一個受外加電壓控制的開關。當外加電壓為脈沖信號作用時，二極管將隨著脈沖電壓的變化在“開”態(tài)與“關”態(tài)之間轉換。這個轉換過程就是二極管開關的動態(tài)特性。②三極管的開關特性三極管開關電路如圖6－3所示。數(shù)字電路基本器件及組合邏輯電路與第二章介紹的三極管放大電路相比較，該電路無直流偏置；在數(shù)字信號作用下，三極管在截止區(qū)和飽和區(qū)交替工作，放大區(qū)只是作為一個過渡區(qū)。圖6－3三極管開關電路數(shù)字電路基本器件及組合邏輯電路6.1.3數(shù)制和碼制6.1.3.1幾種常用的計數(shù)體制①十進制(Decimal)：日常生活中應用最廣泛的計數(shù)方法。在十進制中，每一位數(shù)用0－9十個數(shù)碼表示，基數(shù)為10。每一位數(shù)碼處在不同數(shù)位時所代表的數(shù)值是不同的。相鄰位間的關系為逢十進一、借一當十。一個含有n位整數(shù)和m位小數(shù)的正十進制數(shù)可表示為：

式中對應的是第n位的權。數(shù)字電路基本器件及組合邏輯電路②二進制(Binary)：在數(shù)字電路中應用最廣泛的計數(shù)體制。二進制與十進制的區(qū)別在于基數(shù)和權值不同。二進制的基數(shù)是2，第n位的權值是，相鄰位間的關系為逢二進一、借一當二。二進制中每一位數(shù)只需用0、1來表示。任何一個二進制數(shù)都可以表示為：數(shù)字電路基本器件及組合邏輯電路③十六進制(Hexadecimal)與八進制（Octal）:十六進制采用0－9、A(10)、B(11)、C(12)、D(13)、E(14)、F(15)十六個數(shù)碼,其基數(shù)為16，第n位的權值是。一位十六進制相當于四位二進制。八進制采用0－7八個數(shù)碼，其基數(shù)為8，第n位的權值是。一位八進制相當于三位二進制。

數(shù)字電路基本器件及組合邏輯電路8.1.3.2不同數(shù)制之間的相互轉換（1）二進制轉換成十進制例6－1將二進制數(shù)（10011.101）B轉換成十進制數(shù)。解：將每一位二進制數(shù)乘以位權，然后相加，可得其對應的十進制數(shù)。

(10011.101）B

＝1×24＋0×23＋0×22＋1×21＋1×20＋

1×2－1＋0×2－2＋1×2－3

＝（19.625）D

數(shù)字電路基本器件及組合邏輯電路（2）十進制轉換成二進制例6－2將十進制數(shù)（23.562）D轉換成誤差ε不大于2－6的二進制數(shù)。解：（1）整數(shù)部分：根據(jù)“除2取余”法的原理，按如下步驟轉換：（2）小數(shù)部分：用“乘2取整”法，按如下步驟轉換取整計算程序如下：數(shù)字電路基本器件及組合邏輯電路23……余1b011……余1b1

5……余1b2

2……余0b3

21……余1b4

（23）D=（10111）B整數(shù)部分：“除2取余”0.562×2＝1.124……1……b-1

0.124×2＝0.248……0……b-2

0.248×2＝0.496……0……b-30.496×2＝0.992……0……b-4

0.992×2＝1.984……1……b-5

讀

取

次

序

讀

取

次

序

小數(shù)部分：“乘2取整”數(shù)字電路基本器件及組合邏輯電路由于最后的小數(shù)0.984＞0.5，根據(jù)“四舍五入”的原則，b-6應為1。因此(0.562)D＝(0.100011)B所以：（23.562）D＝（10111.100011）B，其誤差ε＜2－6。例6－3將（1001.101101010011）B分別轉換成十六進制數(shù)和八進制數(shù)。（1001.101101010011）B＝（9.B53）H

（1001.101101010011）B＝（11.5543）O

當要求將八進制和十六進制相互轉換時，可借助二進制來完成。數(shù)字電路基本器件及組合邏輯電路6.1.3.3碼制數(shù)字系統(tǒng)是以二值數(shù)字邏輯為基礎的，數(shù)字系統(tǒng)中的信息（包括數(shù)值、文字、控制命令等）都是用若干位二進制碼表示的，這個二進制碼稱為代碼。編排二進制代碼的方式有多種。其中，二—十進制碼（又稱BCD碼（Binary-Coded-Decimal））是其中常用的有權碼。BCD碼是用四位二進制代碼來表示一位十進制的0～9十個數(shù)。4位二進制數(shù)有16種組合，可從這16種組合中選擇10種組合分別來表示十進制的0～9十個數(shù)。選哪10種組合，有多種方案，這就形成了不同的BCD碼。常用的BCD碼見表6－1。注意，BCD碼用4位二進制碼表示的只是十進制數(shù)的一位。如果是多位十進制數(shù)，應先將每一位用BCD碼表示，然后再組合起來。數(shù)字電路基本器件及組合邏輯電路例6－4將十進制數(shù)83用8421碼表示。解：由表6－1可得(83)D＝（10000011）8421BCD

常見的無權碼有格雷碼（Gray），其編碼如表6－1所示。這種碼是按照“相鄰性”原則進行編碼的，即相鄰兩碼之間只有一位數(shù)字不同。格雷碼常用于模擬量的轉換中，當模擬量發(fā)生微小變化而可能引起數(shù)字量發(fā)生變化時，格雷碼僅改變1位，這樣與其他碼同時改變兩位或多位的情況相比更為可靠，可減少出錯的可能性。數(shù)字電路基本器件及組合邏輯電路表6－1常見編碼對照表編碼十進制數(shù)有權碼無權碼8421BCD2421BCD碼5421BCD碼余3碼格雷碼012345678910111213141500000001001000110100010101100111100010010000000100100011010010111100110111101111000000010010001101001000100110101011110000110100010101100111100010011010101111000000000100110010011001110101010011001101111111101010101110011000數(shù)字電路基本器件及組合邏輯電路6.2邏輯函數(shù)化簡

研究邏輯關系的數(shù)學稱為邏輯代數(shù)，又稱為布爾代數(shù)，是分析設計邏輯電路的數(shù)學工具。利用邏輯代數(shù)可以進行邏輯函數(shù)的化簡和變換，完成邏輯電路的分析與設計。6.2.1邏輯函數(shù)的基本公式

邏輯函數(shù)的定義：如果輸入邏輯變量A、B、C…的取值確定后，對應輸出邏輯變量P的值也是唯一地確定，那么，就說P是A、B、C…的函數(shù)，記作

P=f（A、B、C…）邏輯代數(shù)的基本定律和公式如表6-2所示，其中有些與普通代數(shù)相似，有些與普通代數(shù)不同，使用時切勿混淆。

數(shù)字電路基本器件及組合邏輯電路表6－2邏輯代數(shù)的基本公式名稱公式1公式20—1律互補律重疊律交換律結合律數(shù)字電路基本器件及組合邏輯電路名稱公式1公式2分配律反演律吸收律否定律表中：﹡表示在邏輯代數(shù)中特有的定律。﹡﹡﹡﹡﹡﹡﹡表6－2邏輯代數(shù)的基本公式（續(xù)）數(shù)字電路基本器件及組合邏輯電路6.2.2邏輯函數(shù)的基本規(guī)則6.2.2.1代入規(guī)則代入規(guī)則的基本內容是：對于任何一個邏輯等式，以某個邏輯變量或邏輯函數(shù)同時取代等式兩端任何一個邏輯變量后，等式依然成立。利用代入規(guī)則可以方便地擴展公式。例如，在反演律中用BC去代替等式中的B，則新的等式仍成立：數(shù)字電路基本器件及組合邏輯電路6.2.2.2對偶規(guī)則將一個邏輯函數(shù)L進行下列變換：所得新函數(shù)表達式叫做L的對偶式，用表示。對偶規(guī)則的基本內容是：如果兩個邏輯函數(shù)表達式相等，那么它們的對偶式也一定相等。利用對偶規(guī)則可以幫助我們減少公式的記憶量。例如，表6－2中的公式l和公式2就互為對偶，只需記住一邊的公式就可以了。因為利用對偶規(guī)則，不難得出另一邊的公式。數(shù)字電路基本器件及組合邏輯電路6.2.2.3反演規(guī)則將一個邏輯函數(shù)L進行下列變換：所得新函數(shù)表達式叫做L的反函數(shù)，用表示。利用反演規(guī)則，可以非常方便地求得一個函數(shù)的反函數(shù)。例6－5求函數(shù)的反函數(shù)。解：數(shù)字電路基本器件及組合邏輯電路6.2.3邏輯函數(shù)的代數(shù)化簡法

6.2.3.1邏輯函數(shù)式的常見形式假設，邏輯函數(shù)與另外一個邏輯函數(shù)若對應相同的變量的任一組狀態(tài)組合，F(xiàn)和G的值都完全相同，則稱F和G是等值的，或者說F和G相等，記為：F=G。也就是說，要證明兩個含有相同邏輯變量的函數(shù)相等，只要驗證它們的真值表是否相同。如果F=G，那么它們就應該有相同的真值表；如果F和G的真值表相同，則一定是F=G。數(shù)字電路基本器件及組合邏輯電路一個邏輯函數(shù)的表達式不是唯一的，可以有多種形式，并且能互相轉換。常見的邏輯式主要有5種形式，例如：與－或表達式或—與表達式與非—與非表達式

或非—或非表達式與—或非表達式數(shù)字電路基本器件及組合邏輯電路在上述多種表達式中，與—或表達式是邏輯函數(shù)的最基本表達形式。因此，在化簡邏輯函數(shù)時，通常是將邏輯式化簡成最簡與—或表達式，然后再根據(jù)需要轉換成其他形式。6.2.3.2最簡與—或表達式的標準（1）與項的個數(shù)最少，即表達式中“+”號最少，使實現(xiàn)邏輯函數(shù)所需的器件最少。（2）每個與項中的變量數(shù)最少，即表達式中“·”號最少，使電路中的連線最少。數(shù)字電路基本器件及組合邏輯電路6.2.3.3邏輯函數(shù)的化簡利用邏輯函數(shù)的基本定律和公式可實現(xiàn)邏輯函數(shù)的公式法化簡。例6-6化簡解：數(shù)字電路基本器件及組合邏輯電路例6-7化簡

解：數(shù)字電路基本器件及組合邏輯電路例6－8化簡

解：數(shù)字電路基本器件及組合邏輯電路6.3基本邏輯門

邏輯關系是指某事物的條件（或原因）與結果之間的關系。邏輯關系常用邏輯函數(shù)來描述。能夠實現(xiàn)邏輯關系運算的電路稱為（數(shù)字）邏輯電路，簡稱邏輯門。

邏輯代數(shù)中有三種基本邏輯關系：與邏輯、或邏輯、非邏輯。6.3.1“與”邏輯及“與”門

“當決定某一事件的條件全部具備時，這一事件才發(fā)生；有任一條件不具備，事件就不發(fā)生”，把這種因果控制關系稱為“與”邏輯。數(shù)字電路基本器件及組合邏輯電路

圖6－4所示的串聯(lián)開關電路是“與”邏輯的一個實例，只有當開關S1、S2都閉合，燈才亮；否則，燈不亮。圖6－4與邏輯實例圖6-5二極管與門電路圖6-6與邏輯符號數(shù)字電路基本器件及組合邏輯電路能夠實現(xiàn)與邏輯功能的電路稱為與門。圖6－5所示為由兩個二極管組成的與門電路，輸入信號分別加在輸入端A、B上，輸出端為P。假設輸入信號在高電平UIH（3.6V）和低電平UIL（0.3V）間變化，若忽略二極管的正向管壓降，分析可得該電路的輸入-輸出電位關系如表6－3所示。A(/V)B(/V)P(/V)0.30.33.63.60.33.60.33.60.30.30.33.6ABP001101010001表6－3與門輸入-輸出電位關系表6－4與邏輯真值表數(shù)字電路基本器件及組合邏輯電路如果將表6-3中的高電平用邏輯“1”表示，低電平用邏輯“0”表示，則可轉換得到表6-4所示的邏輯真值表。所謂真值表，就是將邏輯變量（用字母A、B、C…來表示）的各種可能的取值（在二值邏輯中只能有0與1兩種取值）和相應的函數(shù)值P排列在一起所組成的表。由真值表可看出：只有當輸入全為“1”時輸出為“1”；只要有一個輸入為“0”則輸出為“0”。圖6-5所示電路可以實現(xiàn)與邏輯功能。與邏輯可由邏輯表達式來描述，寫成：P＝A·B

數(shù)字電路基本器件及組合邏輯電路當有多個輸入變量時可寫成：P＝A·B·C…式中，符號“·”讀作邏輯“與”或邏輯“乘”，在不致混淆的情況下，“·”可省略，寫成P＝AB。在邏輯代數(shù)中，“與邏輯”也稱作“與運算”或“邏輯乘”（LogicMultplication）與邏輯的基本運算規(guī)則為：0·0＝00·1＝01·0＝01·1＝1顯然，與邏輯的運算規(guī)則可歸納為：有0得0，全1得1。與門的邏輯符號如圖6－6所示，其中符號“&”表示“And”，即“與”邏輯。數(shù)字電路基本器件及組合邏輯電路6.3.2“或”邏輯及“或”門“在決定某一事件的各條件中，只要具備一個以上的條件，這一事件就會發(fā)生；條件全部不具備時，事件不發(fā)生”。把這種因果控制關系稱為“或”邏輯?！盎颉边壿嬘址Q“或運算”、“邏輯加”（LogicAddition）圖6－7所示為或邏輯的實例，顯然只要開關S1或S2中有一個以上閉合，燈就會亮。

圖6－7或邏輯實例圖6－8或門電路圖6－9或邏輯符號數(shù)字電路基本器件及組合邏輯電路按照前述方法可以列出圖6-8所示電路的輸入-輸出電壓關系如表6－5所示，將表中的高電平用邏輯“1”表示、低電平用邏輯“0”表示，則可得到表6－6所示的邏輯真值表。由真值表可見：只要輸入有一個為“1”則輸出為“1”；只有當輸入全為“0”時輸出才為“0”。圖6-8所示電路可以實現(xiàn)或邏輯功能?；蜻壿嫳磉_式可寫成：P＝A＋B

A(/V)B(/V)P(/V)0.30.33.63.60.33.60.33.60.33.63.63.6ABP001101010111表6－5或門輸入-輸出電位關系表6－6或邏輯真值表數(shù)字電路基本器件及組合邏輯電路當有多個輸入變量時：P＝A＋B＋C…符號“＋”表示“或邏輯”也稱為“或運算”或“邏輯加”，讀作“或”或者“加”。或邏輯的基本運算規(guī)則為：0+0＝00+1＝01+0＝01+1＝1顯然，或邏輯的運算規(guī)則可歸納為：有1得1，全0得0。數(shù)字電路基本器件及組合邏輯電路必須指出的是，二進制加法運算和邏輯或運算有本質的區(qū)別，二者不能混淆：①二進制加法運算中，存在進位關系，所以：1＋1＝10。②或邏輯運算研究的是邏輯“加”，所以有：1＋1＝1。或門的邏輯符號如圖6-9所示。數(shù)字電路基本器件及組合邏輯電路6.3.3“非”邏輯及“非”門“某一事件的發(fā)生，以另一事件不發(fā)生為條件?！边@種邏輯關系稱為“非”邏輯?！胺恰边壿嬘址Q“非運算”、“反運算”“邏輯否”（LogicNegation）。圖6－10所示為非邏輯的實例，當開關S閉合時，燈不亮，當開關S斷開時，燈亮。燈亮以開關S不閉合為條件。圖6-11所示為一個晶體管非門電路，實際上是一個晶體管反相器，當UI輸入為高電平(如UCC)時，三極管處于飽和狀態(tài)，輸出UO≈UCES≈0；當輸入為低電平時，三極管截止，UO≈UCC。由此可列出該電路的輸入-輸出電壓對應關系如表6－7表示，對應的真值表如表6－8所示。由表可見，圖6-11所示電路可以實現(xiàn)非邏輯功能。數(shù)字電路基本器件及組合邏輯電路表6-7非門輸入-輸出關系表6-8非邏輯真值表UI

UO

0UCC

UCC0AP0110非邏輯表達式可寫成：式中，“－”表示“非”邏輯也稱“非運算”，讀作“非”或者“反”。非邏輯的基本運算規(guī)則為：非邏輯的邏輯符號如圖6-12所示。數(shù)字電路基本器件及組合邏輯電路圖6-10非邏輯舉例圖6-11晶體管非門電路圖6－12非邏輯符號數(shù)字電路基本器件及組合邏輯電路6.3.4復合邏輯門

在邏輯代數(shù)中，除了基本的“與”、“或”、“非”邏輯外，還常由這三種基本邏輯組合構成復合邏輯，如“與非”、“或非”、“與或非”、“異或”等，統(tǒng)稱為“復合”邏輯，并構成相應的與非門、或非門、與或非門、異或門等復合門電路，它們的邏輯符號、邏輯表達式等如表6-9所示。表6-9常用復合門數(shù)字電路基本器件及組合邏輯電路在國外資料中，數(shù)字邏輯門符號與國內標準不一致，為了方便使用，將常見的邏輯符號在表6-10中列出以便對照。表6-10常用邏輯門符號對照表數(shù)字電路基本器件及組合邏輯電路6.4TTL集成邏輯門用二極管、三極管構成的門電路稱為分立元件門電路，其缺點是使用元件多、體積大、工作速度低、可靠性欠佳、帶負載能力差等，所以，數(shù)字電路廣泛采用的是集成電路。TTL（晶體管－晶體管邏輯門）電路在中、小規(guī)模集成電路中應用最為普遍，而其基本單元電路大多由與非門組成。數(shù)字電路基本器件及組合邏輯電路目前國產的集成TTL電路有：①CT54／74系列（標準通用系列，與國際上SN54／74系列相當）；②CT54H／74H系列（高速系列，與國際上SN54H／74H系列相當）；③CT54S／74S系列（肖特基系列，與國際上SN54S／74S系列相當）；④CT54LS／74LS系列(低功耗肖特基系列，與國際上SN54LS／74LS系列相當)。TTL與非門是采用雙極型的晶體管－晶體管形式集成的與非邏輯門電路。數(shù)字電路基本器件及組合邏輯電路6.4.1TTL與非門電路組成圖6－13是TTL與非門（CT54／74系列）的典型電路，它由三部分組成：輸入級：由多發(fā)射極管VT1和電阻R1組成，完成“與”邏輯功能。中間級：由VT2和電阻R2、R3組成，從VT2的集電極和發(fā)射極同時輸出兩個相位相反的信號，作為VT3、VT4輸出級的驅動信號，使VT3、VT4始終處于一管導通而另一管截止的工作狀態(tài)。數(shù)字電路基本器件及組合邏輯電路輸出級：由VT3、VD1、VT4構成，采用“推拉式”輸出電路。當輸出低電平時，VT4飽和、VT3截止，輸出電阻r0＝rces4，其值很小。當輸出為高電平時，VT4截止，VT3、VD1導通，VT3工作為射隨器，輸出電阻r0的阻值也很小?？梢姡瑹o論輸出是高電平還是低電平，輸出電阻r0都較小，電路帶負載的能力較強。數(shù)字電路基本器件及組合邏輯電路圖6-13TTL與非門的典型電路數(shù)字電路基本器件及組合邏輯電路6.4.2邏輯功能分析6.4.2.1輸入端有低電平（0.3V）輸入時

當輸入信號A、B、C中至少有一個為低電平（0.3V）時，多發(fā)射極晶體管VT1的相應發(fā)射結導通，導通壓降UBE1約為0.7V，VT1的基極電流iB1約為1mA.，VT1處于深飽和狀態(tài)，uCE1≈UcES1＝0.1V。此時，VT2管基極電位uB2＝uC1＝0.3V＋0.1V＝0.4V，因此VT2、VT4均截止；Ucc通過R2驅動VT3和VD1，使VT3

和VD1處于導通狀態(tài)。

數(shù)字電路基本器件及組合邏輯電路VT3發(fā)射結和VD1的導通壓降各為0.7V。因此輸出電壓u0為：輸出為高電平UOH＝3.6V，此時的狀態(tài)稱作TTL與非門的“關”態(tài)。數(shù)字電路基本器件及組合邏輯電路6.4.2.2輸入全接高電平（3.6V）時當輸入信號A、B、C均為高電平（3.6V）時，VT1截止輸出高電平，在電路設計上使VT2和VT4管均能飽和導通，UcES4＝0.3V，此時uC2＝UcES2＋UBE4＝0.3V＋0.7V＝1V，VT3和二極管VD1截止。因此輸出電壓為：此時的狀態(tài)稱為與非門的“開”態(tài)。綜上所述，圖6－13所示電路可實現(xiàn)與非邏輯功能，數(shù)字電路基本器件及組合邏輯電路6.4.3集成TTL與非門的主要參數(shù)電壓傳輸特性TTL與非門電壓傳輸特性是指輸出電壓u0隨輸入電壓uI變化的關系曲線。按圖6－14（a）所示測試電路，可得圖6－14(b)所示的電壓傳輸特性曲線。由圖可見，TTL與非門電壓傳輸特性可分為ab、bc、cd三段。①ab段：與非門處于“關態(tài)”，u0＝3.6V。②bc段（轉折區(qū)）：u0線性下降。③cd段：與非門處于“開態(tài)”，u0＝0.3V。數(shù)字電路基本器件及組合邏輯電路圖6-14TTL與非門的電壓傳輸特性數(shù)字電路基本器件及組合邏輯電路6.4.3.2主要參數(shù)（1）電壓電流參數(shù)a.輸出高電平UOH：當輸入端至少有一個接低電平時，與非門處于關態(tài)時輸出端得到的高電平值。典型值為3.6V。b.輸出低電平UOL：當輸入全為高電平時，與非門處于開態(tài)時輸出端得到的低電平值。典型值為0.3V。c.關門電平Uoff：在保證輸出電壓為額定高電平3.6V的90％時，允許的最大輸入低電平值。一般Uoff≥0.8V。

數(shù)字電路基本器件及組合邏輯電路d.開門電平Uon：在保證輸出電壓UOL＝0.35V（即額定低電平）時，允許的最小輸入高電平值。一般Uon≤1.8V。關門電平Uoff和開門電平Uon，能反映出電路的抗干擾能力。e.閾值電壓Uth：在轉折區(qū)內，TTL與非門處于急劇的變化中，通常將轉折區(qū)的中點對應的輸入電壓稱為TTL門的閾值電壓Uth。一般Uth≈1.4V。f.輸入短路電流IIS：當與非門任一輸入端接地（uI＝0V時）（其他輸入端懸空）時，流經該輸入端的電流（以流出輸入端為正）。如圖6-15（a）所示，其典型值為：數(shù)字電路基本器件及組合邏輯電路g.輸入漏電流IIH：當與非門任意一個輸入端接高電平(其他輸入端接低電平)時，流經該輸入端的反向電流。如圖6-15（b）所示，通常要求IIH≤70μA。圖6-15輸入短路電流和輸入漏電流數(shù)字電路基本器件及組合邏輯電路（2）負載能力TTL與非門的輸出特性反映了輸出電壓u0和輸出電流i0

之間的相互關系，即負載特性。a.輸出高電平時的負載特性（拉電流負載特性）當與非門輸出為高電平時，與非門處于關態(tài)，此時VT4截止，VT3、VD1導通。它向后面的負載門提供電流，相當于后面負載從與非門中拉出電流，此輸出電流稱為拉電流。數(shù)字電路基本器件及組合邏輯電路b.輸出低電平時的負載特性（灌電流負載特性）當與非門輸出為低電平時，與非門處于開態(tài)，此時VT4飽和，負載電流可以灌入TTL與非門的VT4管，此輸出電流稱為灌電流。c.扇出系數(shù)N0扇出系數(shù)N0是指一個與非門能夠驅動同類型門的個數(shù)。其中，是指與非門輸出低電平帶灌電流負載時的最大電流（即），IIS為TTL與非門的輸入短路電流。數(shù)字電路基本器件及組合邏輯電路（3）平均傳輸延遲時間tpd(passdelay)

由于電荷的存儲效應，晶體管作為開關應用時其輸出和輸入之間存在延遲，通常用tp1表示導通延遲時間，用tp2表示截止延遲時間。平均延遲時間為它們的平均值，即：tpd＝1／2（tp1＋tp2）。平均傳輸延遲時間是衡量門電路開關速度的重要參數(shù)，通常所說的低、中、高、甚高速邏輯門都是以tpd的大小來區(qū)分的。數(shù)字電路基本器件及組合邏輯電路6.4.4集成與非門芯片介紹

常用的TTL與非門集成電路有7400和7420等芯片，采用雙列直插式封裝。7400是2輸入端四與非門的集成電路，其外引線端子圖如圖6-16（a）所示；7420是4輸入端雙與非門的集成電路，其外引線端子圖如圖6-16（b）所示。

圖6－16常用的集成TTL與非門數(shù)字電路基本器件及組合邏輯電路6.4.5其他功能的TTL門電路集成TTL門電路除與非門之外，還有“與”門、“或”門、“或非”門、“與或非”門、“異或”門等不同的邏輯功能的集成器件，這里只簡單列出幾種常用的TTL集成門電路的芯片。同時將介紹兩種計算機中常用的特殊門電路：集電極開路門（OC門）和三態(tài)門（TS門）。數(shù)字電路基本器件及組合邏輯電路6.4.5.1常見的集成邏輯門（1）非門常用的TTL集成非門電路有六反相器芯片7404等，實現(xiàn)非邏輯運算,7404的外引線端子圖如圖6-17（a）所示。（2）或非門常用TTL或非門集成芯片有7402——2輸入端四或非門，實現(xiàn)或非運算：，7402的外引線端子圖如圖6-17(b)所示。數(shù)字電路基本器件及組合邏輯電路（3）與或非門集成與或非門芯片7451是一個3×2/2×2與或非門，其外引線端子圖如圖6-17(c)所示。圖中每個與或非門完成如下與或非運算：（4）異或門集成TTL異或門芯片7486為四異或門，其外引線端子圖如圖6-17(c)所示。每個異或門完成異或運算：數(shù)字電路基本器件及組合邏輯電路圖6-17常用集成邏輯門芯片數(shù)字電路基本器件及組合邏輯電路6.4.5.2兩種特殊的門電路（1）OC門(OpenCollector)TTL與非門由于采用推拉式輸出電路，則無論輸出是高電平還是低電平，輸出電阻都比較低，因此輸出端是不允許接地或直接接高電平的，如圖6-18(a)、(b)所示；若將電路兩輸出端直接相連，同樣是不允許的，如圖6-18（c）所示。因為如果門1輸出為高電平，門2輸出為低電平時，則會構成一條自＋UCC到地的低阻通路，將有一很大的電流從門1的R4、VT3、VD1經輸出端P1流入P2至門2的VT4管到地。這個大電流不僅會使門2的輸出低電平抬高，而且還可能因功耗太高而燒毀兩個門的輸出管。數(shù)字電路基本器件及組合邏輯電路所以，一般的TTL邏輯門的輸出端是不允許直接接地、接高電平或直接并聯(lián)的。為了克服一般TTL門不能直接相連的缺點，專門設計了一種輸出端可相互連接的特殊的TTL門電路，即集電極開路的OC（OpenCollector）門。a.OC與非門的電路結構及邏輯符號在集成TTL與非門的基礎上，將負載管去除，形成TTL集成OC與非門，其電路結構及邏輯符號如圖6-19所示。OC門在實際運用時，它的輸出端必須如圖6-20所示外接上拉電阻RP和外接電源UP。此時OC門仍具有“全1得0；有0得1”的輸入、輸出電平關系，是一個正邏輯的與非門。數(shù)字電路基本器件及組合邏輯電路(a)輸出端接地(b)輸出端與電源短接(c)輸出端并聯(lián)圖6-18TTL與非門輸出禁止連接狀態(tài)數(shù)字電路基本器件及組合邏輯電路圖6-19OC與非門數(shù)字電路基本器件及組合邏輯電路圖6-20OC門的使用連接方法數(shù)字電路基本器件及組合邏輯電路b.OC門的典型應用OC門在計算機中應用廣泛，下面分別予以介紹：①實現(xiàn)“線與”邏輯用導線將兩個或更多個OC門輸出端連接在一起，其總的輸出為各個OC門輸出的邏輯“與”，這種用“線”連接而實現(xiàn)的“與”邏輯的方式稱作“線與”(WireAND)。如圖6－21所示為兩個OC與非門用導線連接而實現(xiàn)“線與”邏輯的電路圖。數(shù)字電路基本器件及組合邏輯電路(a)OC門實現(xiàn)“線與”(b)等效電路圖6－21“線與”邏輯電路圖數(shù)字電路基本器件及組合邏輯電路在圖(a)中，若P1、P2輸入為全1時，則通過導線聯(lián)接的總的輸出端P為1；若P1、P2輸入有一個為0時，則通過導線聯(lián)接的總的輸出端P也為低電平。此邏輯為：即總的輸出P為二個OC門單獨輸出P1和P2的“與”，等效電路如圖6－21(b)所示?？梢姡琌C與非門的“線與”可以用來實現(xiàn)與或非邏輯功能。數(shù)字電路基本器件及組合邏輯電路②實現(xiàn)“總線”（BUS）傳輸如果將多個OC與非門按圖6－22所示連接，當某一個門的選通輸入Ei為“1”，其他門的選通輸入皆為“0”時，這時只有這個OC門被選通，它的數(shù)據(jù)輸入信號Di就經過此選通門被送上總線（BUS）。為確保數(shù)據(jù)傳送的可靠性，規(guī)定任何時刻只允許一個門的輸出數(shù)據(jù)被選通，也就是只能允許一個門掛在數(shù)據(jù)傳輸總線（BUS）上，因為若多個門被選通，這些OC門的輸出實際上會構成“線與”，就將使數(shù)據(jù)傳送出現(xiàn)錯誤。數(shù)字電路基本器件及組合邏輯電路圖6－22用OC門實現(xiàn)總線傳輸數(shù)字電路基本器件及組合邏輯電路（2）三態(tài)輸出門（TS門）三態(tài)門是指輸出有三種狀態(tài)的邏輯門（ThreeStateGate），簡稱TS門。它也是在計算機中得以廣泛應用的特殊門電路。三態(tài)門有三種輸出狀態(tài)：數(shù)字電路基本器件及組合邏輯電路它與一般TTL門電路的不同點在于：輸出端除了有高電平、低電平兩種狀態(tài)外，還增加了一個“高阻態(tài)”，或稱“禁止態(tài)”。而禁止態(tài)不是一個邏輯值，它表示輸出端懸浮，此時該門電路與其它門電路無電路聯(lián)系，相當于斷路狀態(tài)。在輸入極增加了一個“控制端”，常稱為“使能端”，用EN表示。數(shù)字電路基本器件及組合邏輯電路a.三態(tài)門的電路結構及性能三態(tài)與非門電路如圖6-23（a）所示，圖6-23（b）是它的邏輯符號。其工作原理為：當控制端時，VT6管截止，VT5、VT6、VD2構成的電路對于基本的TTL與非門無影響，與非門處于正常工作狀態(tài)，即輸出。當控制端時，VT6管飽和導通，VT6集電極電壓U6C≈0.3V，相當于在基本與非門一個輸入端加上低電平，因此VT2、VT4管截止，同時，二極管VD2因VT6管飽和而導通，使VT2集電極電位UC2箝位在Ub4=UCE6+UD2=0.3+0.7=1V,使VT3和VD1無導通的可能。此時的輸出端P處于高阻懸浮狀態(tài)，此時三態(tài)門為禁止態(tài)。數(shù)字電路基本器件及組合邏輯電路可見，為三態(tài)門的使能控制信號，當時，使能有效，邏輯門處于正常工作狀態(tài)，輸出；時，使能無效，禁止工作，輸出處于高阻態(tài)。這種三態(tài)門的邏輯功能真值表如表6－11所示。表6-11三態(tài)與非門的真值表控制端輸入輸出ABP0000100011011××1110

高阻態(tài)數(shù)字電路基本器件及組合邏輯電路圖6-23三態(tài)與非門結構及符號數(shù)字電路基本器件及組合邏輯電路b.三態(tài)門的典型應用三態(tài)門主要應用于總線傳送，它即可以進行單向數(shù)據(jù)傳送，也可進行雙向數(shù)據(jù)傳送。①用三態(tài)門構成單向總線當多個門利用一條總線來傳輸信息時，在任何時刻，只允許一個門處于工作態(tài)，其余的門均應處于高阻態(tài)，相當于與總線斷開，不應影響總線上傳輸?shù)男畔?。如圖6－24所示為用三態(tài)門構成的單向數(shù)據(jù)總線。當且僅當控制輸入端對應的三態(tài)門處于工作態(tài)；如果令、、等輪流接低電平0，那么A1、A2；A3、A4；A5、A6這三組數(shù)據(jù)就會輪流地按與非關系送到總線上。數(shù)字電路基本器件及組合邏輯電路②用三態(tài)門構成雙向總線如圖6－25所示為用三態(tài)門構成的雙向總線。當控制輸入信號EN＝1時，G1三態(tài)門處于工作態(tài)，G2三態(tài)門處于禁止態(tài)（即高阻態(tài)），信號A經G1門反相后傳輸?shù)紹;當控制輸入信號EN＝0時，G1三態(tài)門處于禁止態(tài)，G2三態(tài)門處于工作態(tài)，則信號由B經G2門傳輸?shù)紸。這樣就可以通過改變控制信號EN的狀態(tài)，實現(xiàn)數(shù)據(jù)在同一條總線上進行分時的雙向傳送，而互不干擾。數(shù)字電路基本器件及組合邏輯電路圖6-24用TS門實現(xiàn)單向數(shù)據(jù)傳輸圖6-25用TS門實現(xiàn)數(shù)據(jù)的雙向傳輸數(shù)字電路基本器件及組合邏輯電路6.5CMOS集成邏輯門CMOS集成電路是用增強型P溝道MOS管和增加型N溝道MOS管串聯(lián)互補（構成反相器）和并聯(lián)互補（構成傳輸門）為基本單元的組件，稱為互補型（Complementary）MOS器件，簡稱CMOS器件。以CMOS為基本單元的集成器件，由于工藝簡單、集成度和成品率較高，非常適宜于制作大規(guī)模集成器件，如移位寄存器、存儲器、微處理器及微型計算機中常用的接口器件等，而成為微電子器件中的重要部件。因此近年來CMOS器件發(fā)展迅速，應用廣泛。

數(shù)字電路基本器件及組合邏輯電路6.5.1CMOS反相器CMOS反相器由一個P溝道增強型MOS管和一個N溝道增強型MOS管串聯(lián)組成。通常以PMOS管作為負載管、NMOS管作為輸入工作管，其跨導相等，如圖6－26(a)所示。兩只管子的柵極并接作為反相器的輸入端，漏極串接起來作為輸出端。為保證電路正常工作，要求電源電壓UDD>UTN+UTP（UTN為NMOS管的開啟電壓，UTP為PMOS管的開啟電壓）。數(shù)字電路基本器件及組合邏輯電路6.5.1.1CMOS反相器的工作原理：（1）當輸入uI為低電平，如uI＝0V（為邏輯0）時：因為VT2的uGS2＝uI<UTN，所以VT2截止；同時，負載管VT1的uGS1＝uI－UDD＝－UDD<－UTP，所以負載管VT1導通，電路輸出為高電平u0≈＋UDD（u0為邏輯1），此時無電流流過，iD≈0，靜態(tài)功耗很小。（2）當輸入uI為高電平，如uI＝UDD（uI為邏輯1）時，因為輸入VT2的uGS2=UDD＞UTN，則VT2導通；而VT1負載管的uGS1＝uI－UDD＝0V>－UTP，所以負載管VT1截止，電路輸出為低電平，u0≈0V（u0為邏輯0）。同樣iD≈0，靜態(tài)功耗很小。數(shù)字電路基本器件及組合邏輯電路（3）當輸入uI處于：u0－UT≤uI＜u0＋UT

時，VT1和VT2均處于飽和狀態(tài)，此時，輸出u0由高電平＋UDD向低電平0V過渡，電路中有iD流過，且在uI＝±UDD／2處iD為最大值，其間動態(tài)功耗較大，該時段稱為過渡區(qū)域。由上述分析可知，當uI為高電平時，u0為低電平；uI為低電平時，u0為高電平。u0與uI反相，所以圖6－26(a)所示電路稱為反相器，圖（b）是其電壓傳輸特性曲線。數(shù)字電路基本器件及組合邏輯電路圖6－26CMOS反相器數(shù)字電路基本器件及組合邏輯電路6.5.2集成CMOS與非門和或非門6.5.2.1CMOS與非門兩輸入端CMOS與非門電路是由兩個CMOS反相器構成的，如圖6－27所示，其中兩個PMOS管相并聯(lián)、兩個NMOS管相串聯(lián)，其工作原理是：①輸入A＝B＝1時，VTN1、VTN2導通，VTP1、VTP2截止，輸出為低電平，P＝0。②當輸入A或B中有一個為0時，總有一個VTN截止、一個VTP導通，輸出P＝1。電路符合與非門的邏輯關系：數(shù)字電路基本器件及組合邏輯電路常見的集成CMOS與非門有：2輸入端四與非門CC4011B和4輸入端雙與非門CC4012B，型號、外引線排列如圖6－28所示。圖6－27CMOS與非門電路圖6－28集成CMOS與非門器件數(shù)字電路基本器件及組合邏輯電路6.5.2.2CMOS或非門兩輸入端或非門電路如圖6－29所示。其中兩個NMOS管并聯(lián)、兩個PMOS管串聯(lián)。①當輸入A＝B＝0時，VTN1、VTN2截止，VTP1、VTP2導通，輸出高電平P＝1。②輸入A或B中有一個為1時，總有一個VTN導通、一個VTP截止，輸出P＝0。電路符合或非門的邏輯關系：常見的集成CMOS或非門有：2輸入端四或非門CC4001B和4輸入端雙或非門CC4002B，型號、外引線排列如圖6－30所示。數(shù)字電路基本器件及組合邏輯電路圖6－29CMOS或非門電路圖6－30集成CMOS或非門器件數(shù)字電路基本器件及組合邏輯電路6.5.3CMOS傳輸門和三態(tài)門圖6－31CMOS傳輸門及其邏輯符號數(shù)字電路基本器件及組合邏輯電路6.5.3.1CMOS傳輸門（TransmissionGate）CMOS傳輸門是由PMOS和NMOS管并聯(lián)組成。圖6－31所示為CMOS傳輸門的基本形式和邏輯符號。PMOS管的源極與NMOS管的漏極相連作為輸入端，PMOS管的漏極與NMOS管的源極相連作為輸出端，兩個柵極受一對控制信號C和控制。由于MOS器件的源極和漏極是對稱的，所以信號可以雙向傳輸。數(shù)字電路基本器件及組合邏輯電路當C＝0V、時，則VTN和VTP都截止，輸出和輸入之間呈現(xiàn)高阻抗，其值一般大于109Ω，此時，uI不能傳輸?shù)捷敵龆?，相關于開關斷開，所以傳輸門截止工作。當C＝UDD、時，如果0≤uI≤UDD－UT則VTN管導通；如果|UT|＜uI≤UDD，則VTP導通，因此當uI在0到＋UDD之間變化時，總有一個MOS管導通，使輸出和輸入之間呈低阻抗（＜103Ω＝，則u0≈uI，相當于開關閉合，即傳輸門導通）。數(shù)字電路基本器件及組合邏輯電路6.5.3.2CMOS三態(tài)門CMOS三態(tài)門的電路結構和符號如圖6－32所示。它是在反相器的負載管和工作管上分別串接一個PMOS管VTP′和一個NMOS管VTN′構成的。當時，VTP′、VTN′均截止，輸出處于高阻態(tài)。當時，VTP′、VTN′均導通，電路處于工作態(tài)，即。所以這是低平有效的三態(tài)輸出非門。當然，CMOS三態(tài)門也有高電平使能的電路，在此不再贅述。數(shù)字電路基本器件及組合邏輯電路圖6－32CMOS三態(tài)門及其邏輯符號數(shù)字電路基本器件及組合邏輯電路6.6集成邏輯門使用注意事項6.6.1COMS邏輯門和TTL間的接口電路

為了發(fā)揮各類邏輯門電路的特點，有些數(shù)字系統(tǒng)是由不同類型的邏輯門組成的，從而達到數(shù)字系統(tǒng)的最佳配合。這里存在一個不同類型邏輯門之間連接，即接口問題。數(shù)字電路基本器件及組合邏輯電路6.6.1.1CMOS到TTL的接口電路CMOS邏輯門高、低電平分別為10V和0V，若驅動TTL邏輯門，所需高、低電平分別為3.6V和0V。通常采用NPN管反相器構成接口電路，如圖6－33(a)、(b)所示。它不僅可以使CMOS邏輯電平降低到適合TTL邏輯電平的要求，而且能夠提供驅動TTL負載電流的要求，圖6－33(c)則是一個專門的CMOS雙電源反相接口電路CH4009。圖6－33(d)則是將兩個相同的CMOS電路并聯(lián)使用，降低電源電壓為5V，除基本滿足CMOS和TTL的邏輯電平要求外，還可以對TTL提供較大的負載電流。數(shù)字電路基本器件及組合邏輯電路圖6－33COMS到TTL接口電路數(shù)字電路基本器件及組合邏輯電路6.6.1.2TTL到CMOS接口電路從TTL到CMOS接口電路則主要考慮邏輯電平的轉換，因為TTL驅動CMOS的負載能力通常是可以不考慮的，圖6－34(a)、(b)分別利用OC門和NPN管反相器作接口電路。6－34(c)則是一個雙電源反相集成接口電路SG004。圖6－34(d)僅采有一只提升電阻RC(<5kΩ)將TTL直接接到CMOS。當TTL輸出高電平時，可從3.6V提高到5V。因為TTL推拉輸出級處于關態(tài)，輸出端通過RC接5V就可以提升到近5V，而不因射極跟隨輸出3.6V。而基本滿足了CMOS輸入邏輯1電平的需要。數(shù)字電路基本器件及組合邏輯電路圖6－34TTL到COMS接口電路數(shù)字電路基本器件及組合邏輯電路6.6.2集成邏輯門電路的使用注意事項6.6.2.1多余輸入端處理（1）與非門（與門）多余輸入端原則上應接高電平。對TTL邏輯門來說，常采取的處理方法有：輸入端懸空，TTL與非門輸入端懸空時，其對應發(fā)射結截止，效果與輸入端接高電平相當，所以，對TTL與非門（與門）來說，輸入端懸空相當于接高電平。但這樣容易引入干擾，造成系統(tǒng)工作不穩(wěn)定；通過某電阻（1KΩ～3KΩ）接至電源UCC端；將多余輸入端與某輸入端并聯(lián)使用。這種方法適用于當工作頻率不高且前級門的負載能力允許的情況下；對CMOS邏輯門來說，由于輸入阻抗高達1012，稍有靜電感應電荷，就會產生很高電壓而擊穿MOS管柵源間的SiO2絕緣層，所以使用時決不允許輸入端懸空，只能采用另兩種方法。數(shù)字電路基本器件及組合邏輯電路（2）或非門（或門）多余輸入端原則上應接低電平。在使用時可將TTL和CMOS或非（或門）的多余輸入端直接接地或將多余端與某輸入端并聯(lián)使用。CMOS門防靜電擊穿的措施由于MOS管的柵極與襯底之間是絕緣的，直流電阻高達1012Ω，極易感應靜電而使柵極氧化層擊穿，然后永久損壞，所以應采取一此特殊的預防措施。

數(shù)字電路基本器件及組合邏輯電路在儲存和運輸CMOS器件時，一般用鋁箔將器件包起來，或者放在鋁飯盒內進行靜電屏蔽；安裝調試CMOS器件時，電鉻鐵及示波器等工具、儀表均要可靠接地；焊接CMOS器件最好在鉻鐵斷電時用余熱進行；不要帶電插接元器件。MOS器件不使用的輸入端不能懸空，必須進行適當處理（接高電平或低電平，或與其他輸入端相并連）。數(shù)字電路基本器件及組合邏輯電路6.6.2.2對輸出端的處理使用時應注意以下兩點：除OC門外，一般門的輸出端不允許線與連接，也不能直接接電源或地。邏輯門帶負載的多少應符合門電路扇出指標的要求。6.6.2.3TTL與CMOS門電路性能比較一般中速邏輯電路只在TTL和CMOS兩大類型中挑選。TTL門電路工作速度高，帶負載能力強。CMOS門電路靜態(tài)電流小，功耗低；輸入阻抗高，對輸入信號的影響小，抗干擾能力強；電壓適應范圍寬、使用方便。邏輯門電路型號含義如表6－12所示。數(shù)字電路基本器件及組合邏輯電路表6-12集成電路型號含義國外型號國產型號含義40××CC40××CMOS系列74××CT10××一般TTL系列74H××CT20××高速TTL系列，H代表高速74S××CT30××肖特基高速STTL系列74LS××CT40××低功耗高速STTL系列注：型號中的第一個“C”代表“China”數(shù)字電路基本器件及組合邏輯電路6.7組合邏輯電路的分析和設計

組合邏輯電路是數(shù)字電路中最常見的邏輯電路，其特點是電路無記憶功能，即電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關，電路結構上無反饋回路。6.7.1組合邏輯電路的分析方法組合邏輯電路電路的任務是在給定邏輯電路的基礎上，通過分析、歸納，確定其邏輯功能。一般需要經過以下幾個步驟：

數(shù)字電路基本器件及組合邏輯電路例6-9，分析圖6－35所示電路的邏輯功能。

ABC

L

000001010011100101110111

01111110

圖6-35例6-9電路圖表6-13例6-9真值表數(shù)字電路基本器件及組合邏輯電路解：（1）由邏輯圖逐級寫出邏輯表達式。為了寫表達式方便，借助中間變量P（2）化簡與變換。因為下一步要列真值表，所以要通過化簡與變換，使表達式有利于列真值表，一般應變換成與-或表達式。數(shù)字電路基本器件及組合邏輯電路（3）由表達式列出真值表，見表6－13。（4）分析邏輯功能。由真值表可知，當A、B、C三個變量不一致時，電路輸出為“1”，所以這個電路稱為“不一致電路”。上例中輸出變量只有一個，對于多輸出變量的組合邏輯電路，分析方法完全相同。數(shù)字電路基本器件及組合邏輯電路6.7.2組合邏輯電路的設計方法組合邏輯電路設計的任務是根據(jù)給定的要求，找出實現(xiàn)該功能的邏輯電路，其步驟為：組合邏輯電路的設計一般應以電路簡單、所用器件最少為目標，并盡量減少所用集成器件的種類，因此在設計過程中常需進行邏輯函數(shù)的化簡或轉換。數(shù)字電路基本器件及組合邏輯電路例6－10設計一個三人表決電路，結果按“少數(shù)服從多數(shù)”的原則決定。解：（1）根據(jù)設計要求建立該邏輯函數(shù)的真值表。設三人的意見為變量A、B、C，表決結果為函數(shù)F。對變量及函數(shù)進行如下狀態(tài)賦值；對于變量A、B、C，設同意為邏輯“1”；不同意為邏輯“0”。對于函數(shù)F，設事情通過為邏輯“1”；沒通過為邏輯“0”。列出真值表如表6－14所示。數(shù)字電路基本器件及組合邏輯電路（2）由真值表寫出邏輯表達式：（3）化簡。數(shù)字電路基本器件及組合邏輯電路（4）畫出邏輯圖如圖6－36所示。如果要求用與非門實現(xiàn)該邏輯電路，就應將表達式轉換成與非—與非表達式：ABCL00000101001110010111011100010111表6-14例6-10真值表數(shù)字電路基本器件及組合邏輯電路畫出邏輯圖如圖6－37所示。圖6-36例6-10邏輯圖圖6-37例6-10用與非門實現(xiàn)的邏輯圖數(shù)字電路基本器件及組合邏輯電路例6－11設計一個半加器半加器是一種不考慮低位進位實現(xiàn)兩個一位二進制數(shù)相加的數(shù)字邏輯器件。半加器的真值表如表6－15所示。表中的A和B分別表示被加數(shù)和加數(shù)輸入，S為本位和輸出，C為向相鄰高位的進位輸出。由真值表可直接寫出輸出邏輯函數(shù)表達式:數(shù)字電路基本器件及組合邏輯電路可見，可用一個異或門和一個與門組成半加器，如圖6－38（a）所示。（a）半加器邏輯電路（b）半加器符號圖6-38半加器數(shù)字電路基本器件及組合邏輯電路輸入輸出被加數(shù)A加數(shù)B和數(shù)S位數(shù)C0011010101100001表6-15半加器的真值表數(shù)字電路基本器件及組合邏輯電路例6－12設計一個全加器全加器是考慮低位進位實現(xiàn)兩個二進制數(shù)相加的數(shù)字邏輯器件。全加器的真值表如表6－16所示。表中的Ai和Bi分別表示第I位的被加數(shù)和加數(shù)輸入，Ci-1表示來自相鄰低位的進位輸入。Si為本位和輸出，Ci為向相鄰高位的進位輸出。由真值表直接寫出Si和Ci的輸出邏輯函數(shù)表達式，再經代數(shù)法化簡和轉換得：數(shù)字電路基本器件及組合邏輯電路輸入

輸出

AiBiCI-1

SiCi0000010100111001011101110010100110010111數(shù)字電路基本器件及組合邏輯電路根據(jù)上式畫出全加器的邏輯電路如圖6－39（a）所示。圖6－39（b）所示為全加器的邏輯符號。（a）全加器邏輯圖（b）全加器符號圖6－39全加器數(shù)字電路基本器件及組合邏輯電路若有多位二進制數(shù)相加，則可以利用全加器采用串行進位的方式來完成。例如有兩個二進制數(shù)A3A2A1A0和B3B2B1B0相加，可以用4個全加器構成，如圖6－40所示。由于任一位相加運算必須等到低一位的進位產生以后才能進行，所以稱為串行進位。這種加法器的電路比較簡單，但運算速度慢。為了提高運算速度，必須設法減少或消除由于進位信號逐級傳遞所消耗的時間，進而設計了多位超前進位加法器。數(shù)字電路基本器件及組合邏輯電路圖6-40串行進位加法器4位超前進位全加器集成電路有74LS283、CC4008等。數(shù)字電路基本器件及組合邏輯電路6.8譯碼器

譯碼是將輸入的一組代碼譯成與之相對應的信號輸出。能完成這種功能的邏輯電路稱為譯碼器，若譯碼器有n個輸入信號，表示輸入為n位的某種編碼，輸出線有M條，則M≤2n。當在輸入端出現(xiàn)某種編碼時，經譯碼后，相應的唯一的一條輸出線為有效電平，而其余的輸出線為無效電平（與有效電平相反）。若M=2n，則稱為全譯碼；反之，M＜2n,則稱為部分譯碼。譯碼器種類很多，可歸納為二進制譯碼器、二-十進譯碼器和顯示譯碼器等。數(shù)字電路基本器件及組合邏輯電路6.8.1二進制譯碼器

二進制譯碼器有2線-4線譯碼器、3線-8線譯碼器和4線-16線譯碼器等。下面以3位二進制譯碼器為例，介紹其原理。6.8.1.1三位二進制譯碼器（1）列出譯碼器的真值表輸入三位代碼A2A1A0，共有23=8種組合，A2A1A0=000~111。每一種組合對應一個輸出，根據(jù)輸出與輸入之間的邏輯關系，可列出二進制譯碼器的真值表，如表6－17（a）所示。如果要求譯碼器輸出低電平有效，則可列出表6－18（b）所示的真值表。數(shù)字電路基本器件及組合邏輯電路（2）在低電平有效的全譯碼電路中，輸出共有8條線，根據(jù)真值表6－17(b)可寫出各輸出的邏輯函數(shù)表達式，輸出函數(shù)分別為：數(shù)字電路基本器件及組合邏輯電路輸入輸出A2A1A0

Y0Y1Y2Y3Y4Y5Y6Y7

0001000000000101000000010001000000110001000010000001000101000001001100000001011100000001表6-17(a)3位二進制譯碼器真值表數(shù)字電路基本器件及組合邏輯電路輸入輸出A2A1A0

0000111111100110111111010110111110111110111110011110111101111110111101111110111111111110表6-17(b)低電平有效的3位二進制譯碼器真值表數(shù)字電路基本器件及組合邏輯電路（3）根據(jù)邏輯表達式可畫出邏輯電路圖如圖6-41(a)所示。圖中增加了使能端STA、、。選通端。當STA=1，時，EN=1允許譯碼器工作，否則，禁止譯碼，全為高電平。此電路也就是74138集成譯碼器的內部邏輯電路。譯碼輸入為A2A1A0，輸出端為，低電平有效。例如，A2A1A0=000時，Y0=0，而其余未被譯中的輸出線（）均為高電平，其功能見表6－18。另外，利用使能控制端可擴展其譯碼功能。這種譯碼器又稱為3線-8線譯碼器。數(shù)字電路基本器件及組合邏輯電路圖6-413線-8線譯碼器74LS138數(shù)字電路基本器件及組合邏輯電路輸入輸出STA

A2

A1

A0

100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100XXXX11111111X1XXX11111111表6-1874LS138的功能表數(shù)字電路基本器件及組合邏輯電路6.8.1.274LS138應用74LS138譯碼器的應用很廣，如在微型計算機中用74LS138作為地址譯碼器使用；用譯碼器輸出控制存儲器或I/O接口芯片的片選端；用來實現(xiàn)組合邏輯函數(shù)等。8.1.2.1用74LS138譯碼器表示邏輯函數(shù)例6－13試用74LS138實現(xiàn)函數(shù)。解：將變量A、B、C分別接到74LS138的三個輸入端A2、A1、A0，則有：數(shù)字電路基本器件及組合邏輯電路由上述表達式可畫出邏輯圖，如圖6－42所示。圖6－42例6－13圖可見，用最小項譯碼器來實現(xiàn)組合邏輯函數(shù)是十分簡便的?？上惹蟪鲞壿嫼瘮?shù)所包含的最小項，再將譯碼器對應的最小項輸出端通過門電路組合起來，就可以實現(xiàn)邏輯函數(shù)。數(shù)字電路基本器件及組合邏輯電路用3線-8線譯碼器擴展成4線-16線譯碼器，4條輸入線A3、A2、A1、A0中的A2、A1、A0接到74LS138的三個輸入端A2、A1、A0，利用74LS138的使能端擴展A3如圖6－43所示。當A3=0時，使芯片IC1工作；而當A3=1時，使芯片IC2工作。所以，A3分別控制IC1的、端