第五章5556知識(shí)分享

5.5進(jìn)程（PROCESS）1、進(jìn)程語句格式[進(jìn)程標(biāo)號(hào)]：PROCESS[（敏感信號(hào)參數(shù)表）][IS][進(jìn)程說明部分]BEGIN順序描述語句ENDPROCESS[進(jìn)程標(biāo)號(hào)]

;D觸發(fā)器的例子

Entitytest1ISPORT(clk,d:INBIT;q:OUTBIT);ENDtest1;ARCHITECTUREtest1_bodyOFtest1ISBEGINPROCESS(clk)BEGINIF(clk=‘1’)THENq<=d;ENDIF;ENDPROCESS;ENDARCHITECTUREtst1_body;當(dāng)進(jìn)程中定義的任一敏感信號(hào)發(fā)生更新時(shí)，由順序語句定義的行為就要重復(fù)執(zhí)行一次，執(zhí)行完畢，返回進(jìn)程的首語句，等待新的敏感信號(hào)變化。

2、PROCESS組成——進(jìn)程說明、順序描述語句、敏感信號(hào)表

（1）進(jìn)程說明

定義局部量（數(shù)據(jù)類型、常數(shù)、變量、子程序……）（2）順序描述語句信號(hào)（SIGNAL）賦值語句變量（VARIABLE）賦值語句進(jìn)程啟動(dòng)語句：可通過WAIT語句實(shí)現(xiàn)子程序調(diào)用語句順序描述語句：IF、CASE、LOOP、NULL……進(jìn)程跳出語句：NEXT、EXIT（3）敏感信號(hào)表如有WAIT語句，可不用敏感信號(hào)表▲：大多數(shù)專業(yè)VHDL綜合器不承認(rèn)這類語法描述，它們都要求將該進(jìn)程

中的所有輸入信號(hào)都列進(jìn)敏感信號(hào)表中，否則將給予警告信息。Comb:PROCESS(b)BEGINc<=NOT(aandb)AFTER20ns;d<=NOTbAFTER10ns;ENDPROCESSComb;Comb:PROCESS(a,b)BEGINc<=NOT(aandb)AFTER20ns;d<=NOTbAFTER10ns;ENDPROCESSComb;在b的值變化之前，C保持不變有可能錯(cuò)！Comb:PROCESS(a，b，c)BEGINd<=(aandb)orc;ENDPROCESSComb;4、進(jìn)程要點(diǎn)（1）PROCESS為一無限循環(huán)語句，不必設(shè)置返回語句，返回是自動(dòng)的。進(jìn)程有兩種狀態(tài)：執(zhí)行狀態(tài)和等待狀態(tài)。（2）PROCESS中的順序語句具有，明顯的順序/并行運(yùn)行雙重性在PROCESS中，如果是信號(hào)賦值則具有并行運(yùn)行特征，如果是變量賦值則有明顯的順序運(yùn)行特征。如：

….SIGNALA,B:STD_LOGIC;BEGINPROCESS(CLK)BEGINIFCLK‘EVENTANDCLK=‘1’THENA<=D1;B<=A;Q1<=B;ENDIF;ENDPROCESS;PROCESS(CLK)VARIABLEA,B:STD_LOGIC;BEGINIFCLK‘EVENTANDCLK=‘1’THENA:=D1;B:=A;Q1<=B;ENDIF;ENDPROCESS;4、進(jìn)程要點(diǎn)（3）進(jìn)程必須由敏感信號(hào)的變化來啟動(dòng)進(jìn)程必須由敏感信號(hào)表中定義的任一敏感信號(hào)的變化來啟動(dòng)，否則必須有個(gè)顯式的WAIT語句來激勵(lì)。（4）進(jìn)程語句本身是并行語句事實(shí)上，任何一條信號(hào)的并行賦值語句都是一個(gè)簡化的進(jìn)程語句，其輸入表達(dá)式中的各信號(hào)都是此“進(jìn)程語句”的敏感信號(hào)。（為什么不說是變量？）4、進(jìn)程要點(diǎn)（5）信號(hào)是多個(gè)進(jìn)程間的通信線進(jìn)程間的通信是通過信號(hào)來實(shí)現(xiàn)的，所以結(jié)構(gòu)體中的多個(gè)進(jìn)程能同步運(yùn)行。因此，相對(duì)結(jié)構(gòu)體來說，信號(hào)具有全局特性，它是進(jìn)程間進(jìn)行并行聯(lián)系的重要途徑。（這也說明了為什么在進(jìn)程的說明部分不允許定義信號(hào)）4、進(jìn)程要點(diǎn)（6）一個(gè)進(jìn)程中只允許描述對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯時(shí)序電路必須由進(jìn)程中的順序語句描述，而此順序語句必須由不完全的條件語句構(gòu)成。但是此順序語句只能構(gòu)成對(duì)應(yīng)于一個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯。異步時(shí)序邏輯只能由多個(gè)時(shí)鐘進(jìn)程語句來構(gòu)成。

4、進(jìn)程要點(diǎn)（7）順序語句所對(duì)應(yīng)的硬件不一定是順序的在VHDL中，所謂順序僅僅是指語句按序執(zhí)行上的順序性，但是這并不意味著PROCESS語句結(jié)構(gòu)在綜合后所對(duì)應(yīng)的硬件邏輯行為也具有相同的順序性。（8）組合進(jìn)程和時(shí)序進(jìn)程使用方法不同。組合進(jìn)程中的順序語句使用完整的條件語句，如IF…THENELSE語句，而時(shí)序進(jìn)程使用不完整的條件語句，如IF…THEN語句。5.6仿真延時(shí)5.6仿真延時(shí)

VHDL源程序圖形圖文編輯器編譯器綜合器VHDL仿真不帶有目標(biāo)器件的延時(shí)信息是行為仿真，使用VHDL仿真器：Mentor:RenoirXilinx:Foundation系列功能仿真是行為仿真不考慮延時(shí)信息，使用門級(jí)仿真器時(shí)序仿真是門級(jí)仿真器完成的帶有適配后的時(shí)序信息ModelSimActive說明：1、VHDL仿真對(duì)文本輸入和圖形輸入均可以進(jìn)行，但必須有相應(yīng)的翻譯器轉(zhuǎn)換成文本。2、對(duì)VHDL網(wǎng)表文件的仿真結(jié)果與實(shí)際很接近。網(wǎng)表文件是自動(dòng)生成的，3、大型設(shè)計(jì)中VHDL仿真是有效的查錯(cuò)、糾錯(cuò)手段。4、MaxPlusII輸出的SNF文件供仿真使用的。5.6仿真延時(shí)時(shí)序仿真：不需要建立延時(shí)模型行為仿真：需要建立延時(shí)模型。固有延時(shí)傳輸延時(shí)1.固有延時(shí)（慣性延時(shí)）電子器件本身的延時(shí)。要求輸入信號(hào)的寬度必須大于慣性延時(shí)，才能得到輸出。輸入信號(hào)的寬度必須小于慣性延時(shí)，輸出不變。VHDL仿真的處理：采用默認(rèn)的無窮小量δ

（δ延時(shí)，仿真δ）z<=xXORyAFTER5ns;z<=xXORy2、傳輸延時(shí)表示連線的延時(shí)，與信號(hào)的延續(xù)時(shí)間無關(guān)。輸出對(duì)輸入的滯后。傳輸延時(shí)關(guān)鍵詞：TRANSPORT3、仿真δ（仿真Δ）

理想假設(shè)：器件間的延時(shí)為零實(shí)際情況：敏感信號(hào)變化時(shí)語句執(zhí)行是有先后的，不同的執(zhí)行順序和不同的仿真器可能給出不同的仿真結(jié)果。解決辦法：VHDL仿真器在行為仿真和功能仿真中配置一個(gè)足夠小、僅能滿足邏輯排序的延