計(jì)算機(jī)組成原理

第一章計(jì)算機(jī)系統(tǒng)概論一、計(jì)算機(jī)系統(tǒng)的基本組成

由具有各類特殊功能的信息（程序）組成計(jì)算機(jī)系統(tǒng)計(jì)算機(jī)的實(shí)體如主機(jī)、外設(shè)等硬件軟件按任務(wù)需要編制成的各種程序用來(lái)管理整個(gè)計(jì)算機(jī)系統(tǒng)系統(tǒng)軟件應(yīng)用軟件語(yǔ)言處理程序操作系統(tǒng)服務(wù)性程序數(shù)據(jù)庫(kù)管理系統(tǒng)網(wǎng)絡(luò)軟件軟件硬件和軟件是相輔相成的，它們的有機(jī)結(jié)合構(gòu)成了計(jì)算機(jī)系統(tǒng)。

二、計(jì)算機(jī)軟件系統(tǒng)的基本組成三.計(jì)算機(jī)硬件系統(tǒng)的基本組成

1.馮·諾依曼計(jì)算機(jī)的特點(diǎn)

1945年美籍匈牙利數(shù)學(xué)家馮·諾依曼等人在研究EDVAC機(jī)時(shí)提出了“存儲(chǔ)程序”的概念。存儲(chǔ)程序思想（馮·諾依曼思想）：

將指令和數(shù)據(jù)以同一形式（二進(jìn)制）存入計(jì)算機(jī)的同一存儲(chǔ)裝置（存儲(chǔ)器）中，使得計(jì)算機(jī)在工作時(shí)能自動(dòng)（不需人工干預(yù)）、高速地從存儲(chǔ)器中取出指令加以執(zhí)行，并自動(dòng)轉(zhuǎn)入到下一條指令執(zhí)行。存儲(chǔ)程序機(jī)（馮·諾依曼機(jī)）：以存儲(chǔ)程序思想為基礎(chǔ)結(jié)構(gòu)的計(jì)算機(jī)，統(tǒng)稱為“存儲(chǔ)程序機(jī)”。這類計(jì)算機(jī)的主要特點(diǎn)如下：（1）計(jì)算機(jī)由運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部件組成。（2）指令和數(shù)據(jù)以同等地位存放在存儲(chǔ)器中，并按地址訪問(wèn)。（3）指令和數(shù)據(jù)均以二進(jìn)制代碼表示（4）指令由操作碼和地址碼組成（5）指令在存儲(chǔ)器內(nèi)順序存放（6）以運(yùn)算器為核心算術(shù)運(yùn)算邏輯運(yùn)算存放數(shù)據(jù)和程序?qū)⑿畔⑥D(zhuǎn)換成機(jī)器能識(shí)別的形式將結(jié)果轉(zhuǎn)換成人們熟悉的形式指揮程序運(yùn)行馮·諾依曼計(jì)算機(jī)硬件框圖存儲(chǔ)器輸入設(shè)備運(yùn)算器控制器輸出設(shè)備2.現(xiàn)代計(jì)算機(jī)結(jié)構(gòu)——以存儲(chǔ)器為核心程序存儲(chǔ)器輸出設(shè)備輸入設(shè)備運(yùn)算器控制器數(shù)據(jù)結(jié)果計(jì)算ALU主存輔存CPU主機(jī)I/O設(shè)備硬件CU3.現(xiàn)代計(jì)算機(jī)硬件框圖存儲(chǔ)器輸入設(shè)備運(yùn)算器輸出設(shè)備控制器ALUCPU主機(jī)I/O設(shè)備CU主存3.計(jì)算機(jī)各部件的結(jié)構(gòu)和功能

運(yùn)算器MQACCALUX用來(lái)完成算術(shù)運(yùn)算和邏輯運(yùn)算，并將運(yùn)算的中間結(jié)果暫時(shí)存放在運(yùn)算器內(nèi)。由算術(shù)邏輯單元ALU及寄存器構(gòu)成。ALU（ArithmeticLogicUnit）：算術(shù)邏輯運(yùn)算單元，由加法器和邏輯單元構(gòu)成ACC（Accumulator）：累加器，存放操作數(shù)及結(jié)果X：操作數(shù)寄存器MQ：乘商寄存器（1）運(yùn)算器（2）控制器PCIRCU控制器用來(lái)控制、指揮程序和數(shù)據(jù)的輸入、運(yùn)行以及處理運(yùn)算結(jié)果。具體而言就是取指令，分析指令，產(chǎn)出一系列控制信號(hào)――用來(lái)解釋程序。①I(mǎi)R(InstructionRegister)：指令寄存器，存放當(dāng)前正在執(zhí)行的指令。

PC(ProgramCounter):程序計(jì)數(shù)器，存放下一條指令的地址，能夠自動(dòng)加1。②CU：控制單元，指令譯碼并產(chǎn)生操作控制信號(hào)（3）存儲(chǔ)器MAR：地址寄存器，存放訪問(wèn)的地址。MAD：地址譯碼器，翻譯地址碼。MDR：數(shù)據(jù)寄存器（緩沖器），存放訪問(wèn)的數(shù)據(jù)。控制電路：接收外部的控制信號(hào)，并產(chǎn)生相應(yīng)的操作，讀、寫(xiě)。（4）I/O系統(tǒng)由各種外部設(shè)備及相應(yīng)的接口電路構(gòu)成，外設(shè)通過(guò)接口與主機(jī)相連。輸入設(shè)備用來(lái)將人們熟悉的信息形式轉(zhuǎn)換為機(jī)器能夠識(shí)別的信息形式，如鍵盤(pán)、鼠標(biāo)等

輸出設(shè)備可將機(jī)器運(yùn)算結(jié)果轉(zhuǎn)換為人們熟悉的信息形式，如打印機(jī)輸出、顯示輸出等等。4.計(jì)算機(jī)硬件的主要性能指標(biāo)

衡量一臺(tái)計(jì)算機(jī)硬件的性能主要有運(yùn)算精度、運(yùn)算速度、存儲(chǔ)容量等。1）機(jī)器字長(zhǎng)：

CPU一次能處理數(shù)據(jù)的位數(shù)，常與CPU的寄存器位數(shù)有關(guān)。對(duì)結(jié)構(gòu)的影響：機(jī)器字長(zhǎng)=數(shù)據(jù)通路寬度=寄存器位數(shù)（ALU位數(shù)、存儲(chǔ)單元長(zhǎng)度）對(duì)性能的影響：字長(zhǎng)越長(zhǎng)，數(shù)據(jù)表示范圍越大，精度越高，運(yùn)算速度越快。對(duì)造價(jià)的影響：字長(zhǎng)越長(zhǎng)，硬件需求量越多，造價(jià)越高。221b

=

256

KB213

b

=

1

KB如2）存儲(chǔ)容量主存容量輔存容量存儲(chǔ)單元個(gè)數(shù)

×

存儲(chǔ)字長(zhǎng)字節(jié)數(shù)字節(jié)數(shù)80GB如MARMDR

容量

10

8

16

32存放二進(jìn)制信息的總位數(shù)1K=210

1B=23b1GB=230b1

K

×

8位64

K

×

32位3）運(yùn)算速度注：另外，計(jì)算機(jī)性能的優(yōu)劣與系統(tǒng)結(jié)構(gòu)、硬件組成、外設(shè)配置、軟件種類等有關(guān)，對(duì)于用戶而言著重考慮性能價(jià)格比（相對(duì)指標(biāo)）=ni

=1fi

tiTM∑吉普森法主頻每秒執(zhí)行百萬(wàn)條指令MIPS執(zhí)行一條指令所需時(shí)鐘周期數(shù)CPI每秒浮點(diǎn)運(yùn)算次數(shù)FLOPS四、計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)計(jì)算機(jī)高級(jí)語(yǔ)言程序目標(biāo)程序結(jié)果翻譯運(yùn)行1.計(jì)算機(jī)的解題過(guò)程程序員所見(jiàn)到的計(jì)算機(jī)系統(tǒng)的屬性概念性的結(jié)構(gòu)與功能特性計(jì)算機(jī)體系結(jié)構(gòu)計(jì)算機(jī)組成實(shí)現(xiàn)計(jì)算機(jī)體系結(jié)構(gòu)所體現(xiàn)的屬性有無(wú)乘法指令如何實(shí)現(xiàn)乘法指令（指令系統(tǒng)、數(shù)據(jù)類型、尋址技術(shù)、I/O機(jī)理）（具體指令的實(shí)現(xiàn)）五、計(jì)算機(jī)體系結(jié)構(gòu)和計(jì)算機(jī)組成第一篇概論六、教材結(jié)構(gòu)內(nèi)部互連ALUCU寄存器中央處理單元寄存器解碼器控制單元排隊(duì)邏輯控制存儲(chǔ)器第二篇計(jì)算機(jī)系統(tǒng)硬件結(jié)構(gòu)第三篇CPU第四篇CU計(jì)算機(jī)I/O系統(tǒng)總線存儲(chǔ)器CPU小結(jié)1、計(jì)算機(jī)系統(tǒng)是一個(gè)軟、硬件的分層結(jié)合體。軟、硬件在功能上具有邏輯等價(jià)性。2、現(xiàn)代計(jì)算機(jī)的基本組成仍遵循馮·諾依曼原理。存儲(chǔ)程序計(jì)算機(jī)基本由五大部件組成。3、“組成”與“結(jié)構(gòu)”分屬計(jì)算機(jī)系統(tǒng)中兩個(gè)不同的結(jié)構(gòu)層次。4、計(jì)算機(jī)硬件的性能由技術(shù)指標(biāo)量化。第三章系統(tǒng)總線3.1總線概述3.2常用的總線標(biāo)準(zhǔn)3.3總線結(jié)構(gòu)3.4總線控制3.1總線概述一、為什么要用總線機(jī)內(nèi)部件間互連方式：早期：分散連接以運(yùn)算器為核心，內(nèi)部連線復(fù)雜，尤其是當(dāng)I/O與存儲(chǔ)器交換信息時(shí)，都需要經(jīng)過(guò)運(yùn)算器，嚴(yán)重影響CPU的工作效率。采用存儲(chǔ)器為核心的分散連接結(jié)構(gòu)，雖采用中斷、DMA等技術(shù)，仍無(wú)法解決I/0設(shè)備與主機(jī)之間連接的靈活性。目前：總線連接二.總線及其技術(shù)特點(diǎn)3.11、總線：是計(jì)算機(jī)系統(tǒng)中各部件之間的公共的信息傳遞通道。2、技術(shù)特點(diǎn)

1）使系統(tǒng)中的連線大大減少，可靠性高

2）便于硬件和軟件的標(biāo)準(zhǔn)化，便于接口設(shè)計(jì)

3）易于系統(tǒng)模塊化，可替換性好

4）便于維修，即可維護(hù)性好

5）分時(shí)傳送，任意時(shí)刻只有一個(gè)源發(fā)送，可由多個(gè)部件接收

6）有仲裁機(jī)制

7）缺點(diǎn)：傳輸率受帶寬限制，且總線一旦故障，整個(gè)系統(tǒng)將癱瘓

注意：總線的主要組成部分為連接計(jì)算機(jī)各功能部件的邏輯電路，包括管理信息傳輸規(guī)則的電路，因此決不能把總線理解為單純的連接線。

3.13.1數(shù)據(jù)總線地址總線控制總線雙向雙向與機(jī)器字長(zhǎng)、存儲(chǔ)字長(zhǎng)有關(guān)單向與存儲(chǔ)地址、I/O地址有關(guān)三.總線的分類從不同角度有不同的分法1、從信息傳輸?shù)姆较蛐陨戏謫蜗螂p向

2、從傳輸信息的類型上分（從功能上分）3、從信息傳送形式上分串行并行1）片內(nèi)總線：指芯片內(nèi)部的總線，如CPU芯片內(nèi)的總線2）芯片總線：CPU片內(nèi)總線的延伸，是CPU與外部硬件接口的通路。3.14.從層次上分3）系統(tǒng)總線：芯片總線的驅(qū)動(dòng)能力有限，系統(tǒng)中部件較多時(shí)，需加入總線驅(qū)動(dòng)器，形成系統(tǒng)總線，又稱為底板總線、內(nèi)總線。通常它將計(jì)算機(jī)系統(tǒng)的各種插件板連在一起，構(gòu)成計(jì)算機(jī)系統(tǒng)的總線。3.14)通信（或設(shè)備）總線：常用的設(shè)備總線有：連接智能儀表的IEEE－488通用接口總線連接外設(shè)的小型計(jì)算機(jī)系統(tǒng)接口SCSI總線連接串行設(shè)備的RS－232總線等3.1又稱外總線，是指計(jì)算機(jī)系統(tǒng)之間或計(jì)算機(jī)與其他系統(tǒng)（設(shè)備）之間的總線。5）局部總線：3.1在系統(tǒng)總線之外，為兩個(gè)以上模塊提供的高速傳輸信息的通道。局部總線的產(chǎn)生有兩種情況：一是在多主系統(tǒng)中為減輕系統(tǒng)總線的負(fù)載；二是在單主設(shè)備系統(tǒng)中為滿足高速外設(shè)與CPU之間的數(shù)據(jù)傳輸率。四、總線的標(biāo)準(zhǔn)與總線規(guī)范1、總線標(biāo)準(zhǔn)

為適應(yīng)模塊化設(shè)計(jì)，使各生產(chǎn)廠家的產(chǎn)品具有可組合性和可替換性，需要對(duì)總線進(jìn)行規(guī)范，提出一種標(biāo)準(zhǔn)的信息傳遞通道?？偩€標(biāo)準(zhǔn)分為兩類：一類是由國(guó)際權(quán)威機(jī)構(gòu)制定的（RS—232C是美國(guó)電子工業(yè)協(xié)會(huì)（EIA）制定的）

，另一類是由某廠家設(shè)計(jì)而廣泛流行的（PCI總線：Intel聯(lián)合IBM，Compaq等100多家公司聯(lián)合共同開(kāi)發(fā)）2、總線規(guī)范每個(gè)總線標(biāo)準(zhǔn)都有詳細(xì)的規(guī)范說(shuō)明，一般包括以下幾個(gè)部分

1）機(jī)械性能規(guī)范：模板尺寸、插頭、連接器的規(guī)格及位置等。

2）功能規(guī)范：信號(hào)線的序號(hào)、名稱及功能等。

3）電氣特性的規(guī)范：信號(hào)線的電平種類、動(dòng)態(tài)轉(zhuǎn)換時(shí)間、負(fù)載能力等。五、總線的性能指標(biāo)

評(píng)價(jià)總線性能的優(yōu)劣

1、總線寬度：主要是指數(shù)據(jù)總線的數(shù)目。如4/8/16/32/64直接影響總線的傳輸率（吞吐量）

2、標(biāo)準(zhǔn)傳輸率（總線帶寬）單位時(shí)間內(nèi)總線上傳輸數(shù)據(jù)的位數(shù)。以MB/S表示。例如：某總線工作頻率為8.33MHZ，總線寬度為16位，則標(biāo)準(zhǔn)傳輸率為8.33M×2B/s=16.66MB/s3、總線定時(shí)協(xié)議（握手機(jī)制）數(shù)據(jù)傳輸采用何種時(shí)鐘控制。分為同步、異步、半同步、分離式幾種

4、總線控制方式：如仲裁機(jī)制、自動(dòng)配置等。

5、總線復(fù)用兩種不同時(shí)出現(xiàn)的信號(hào)共用一組物理線路，即分時(shí)使用同一組總線，稱為總線的多路分時(shí)復(fù)用。其目的在于減少芯片的引腳數(shù)。

6、信號(hào)線數(shù)：總線所包含的全部信號(hào)線的總數(shù)。

7、其它指標(biāo)：如負(fù)載能力、電源電壓、能否擴(kuò)展等?？偩€標(biāo)準(zhǔn)數(shù)據(jù)線總線時(shí)鐘帶寬ISA168MHz（獨(dú)立）16MBpsEISA328.33MHz（獨(dú)立）33MBpsVESA(VL-BUS)3232MHz（CPU）133MBpsPCI326433MHz（獨(dú)立）64MHz（獨(dú)立）132MBps266MBpsAGP3266.7MHz（獨(dú)立）133MHz（獨(dú)立）266MBps533MBpsRS-232串行通信總線標(biāo)準(zhǔn)數(shù)據(jù)終端設(shè)備（計(jì)算機(jī)）和數(shù)據(jù)通信設(shè)備（調(diào)制解調(diào)器）之間的標(biāo)準(zhǔn)接口USB串行接口總線標(biāo)準(zhǔn)普通無(wú)屏蔽雙絞線帶屏蔽雙絞線最高1.5Mbps(USB1.0)12Mbps(USB1.0)480Mbps

(USB2.0)幾種常見(jiàn)總線的性能特點(diǎn)：1、控制簡(jiǎn)單、便于擴(kuò)充、造價(jià)低

2、易形成系統(tǒng)的瓶頸

①由于各部件只能分時(shí)使用總線，系統(tǒng)工作效率低。

②總線設(shè)備之間傳輸速率不匹配。3.3單總線（系統(tǒng)總線）

CPU

M.M

I/O接口

外部設(shè)備1

外部設(shè)備2

I/O接口…

外部設(shè)備n

I/O接口…二、多總線結(jié)構(gòu)

采用多種速率不同的總線，將工作速度相差較大的設(shè)備掛在不同的總線上，低速總線作為高速總線的一個(gè)設(shè)備工作。1、雙總線結(jié)構(gòu)

具有特殊功能的處理器由通道對(duì)I/O統(tǒng)一管理通道

I/O接口設(shè)備n

……

I/O接口設(shè)備0

CPU主存主存總線I/O總線3.3下圖是傳統(tǒng)微機(jī)總線的結(jié)構(gòu)示意圖。無(wú)論高速局域網(wǎng)、高性能圖形設(shè)備還是低速的FAX、Modem都掛在ISA或EISA總線上，并通過(guò)ISA或EISA總線控制器與系統(tǒng)總線相連，這樣勢(shì)必出現(xiàn)總線數(shù)據(jù)傳輸?shù)钠款i。為了消除瓶頸問(wèn)題，提高數(shù)據(jù)傳送速率，出現(xiàn)了三總線結(jié)構(gòu)。存儲(chǔ)器SCSIII控制器主存控制器ISAEISA8MHz16位數(shù)據(jù)通路標(biāo)準(zhǔn)總線控制器33MHz32位數(shù)據(jù)通路系統(tǒng)總線調(diào)制解調(diào)器多媒體高速局域網(wǎng)高性能圖形CPU…3.32、三總線結(jié)構(gòu)處理器與高速緩沖存儲(chǔ)器Cache之間有一條局部總線。Cache不僅連到局部總線，而且還直接連到系統(tǒng)總線，這樣Cache就可以直接通過(guò)系統(tǒng)總線與主存?zhèn)鬏斝畔?。而且I/O與主存之間的傳輸也不通過(guò)CPU。還有一條擴(kuò)展總線，它將局域網(wǎng)、小型計(jì)算機(jī)接口（SCSI）、調(diào)制解調(diào)器（Modem）以及串行接口都連接起來(lái)，并且通過(guò)這些接口又可與各類I/O設(shè)備相連，因此它可以支持相當(dāng)多的I/O設(shè)備。同時(shí)，擴(kuò)展總線又可通過(guò)擴(kuò)展總線接口與系統(tǒng)總線相連，由此便可實(shí)現(xiàn)這兩種總線之間的信息傳遞，系統(tǒng)的工作效率明顯的提高。局域網(wǎng)系統(tǒng)總線CPUCache局部總線擴(kuò)展總線接口擴(kuò)展總線Modem串行接口SCSI局部I/O控制器主存3.3PCI總線就是一種三總線結(jié)構(gòu)。由下圖可知PCI總線通過(guò)PCI橋路與CPU總線相連。這種結(jié)構(gòu)使CPU總線與PCI總線互相隔離，具有更高的靈活性，可以支持更多的高速運(yùn)行設(shè)備，而且具有即插即用的特性。CPU多媒體PCI橋高速局域網(wǎng)高性能圖形調(diào)制解調(diào)器圖文傳真PCI總線系統(tǒng)總線33MHz的32位數(shù)據(jù)通路8MHz的16位數(shù)據(jù)通路ISAEISA標(biāo)準(zhǔn)總線控制器

SCSIⅡ

控制器存儲(chǔ)器3.33、四總線結(jié)構(gòu)增加了一條與計(jì)算機(jī)系統(tǒng)緊密相連的高速總線。高速總線上掛接一些高性能的外設(shè)，如高速局域網(wǎng)、圖形工作站、多媒體、SCSI等。通過(guò)cache控制機(jī)構(gòu)中的高速總線橋或高速緩沖器與系統(tǒng)總線和局部總線相連，使得這些高速設(shè)備與處理器更密切。而一些低速設(shè)備如傳真機(jī)、調(diào)制解調(diào)器及串行接口仍然掛在擴(kuò)展總線上，并由擴(kuò)展總線接口與高速總線相連。高速設(shè)備自身很少依賴處理器，而且比擴(kuò)展總線的設(shè)備更貼近處理器，對(duì)高性能的設(shè)備與處理器來(lái)說(shuō)，效率有很大提高。3.3主存擴(kuò)展總線接口局域網(wǎng)SCSI多媒體CPU調(diào)制解調(diào)器串行接口FAX系統(tǒng)總線局部總線高速總線擴(kuò)展總線圖形Cache/橋3.33.3PentiumPC的主板總線結(jié)構(gòu)框圖總線結(jié)構(gòu)對(duì)系統(tǒng)性能的影響：總的來(lái)說(shuō)：系統(tǒng)中總線條數(shù)越多，系統(tǒng)并行性越好，工作效率越高，結(jié)構(gòu)越復(fù)雜，造價(jià)越高。系統(tǒng)中總線條數(shù)越少，越強(qiáng)調(diào)分時(shí)使用總線，工作效率越受影響，結(jié)構(gòu)越簡(jiǎn)單，成本越低。3.33.4總線控制一、總線控制的功能和特點(diǎn)1、總線控制就是管理總線的使用，包括總線上設(shè)備的管理和設(shè)備使用總線的過(guò)程管理。具體功能如下：

2、特點(diǎn)：總線控制的功能由總線控制器來(lái)完成。而總線控制器在實(shí)現(xiàn)技術(shù)上并不一定存在一個(gè)獨(dú)立的控制器模塊。它的功能可能分布在總線的各個(gè)部件或設(shè)備上。

總線資源的管理資源：存儲(chǔ)空間、I/O空間、中斷、通道管理：資源分配、沖突判定、設(shè)備選擇、啟動(dòng)、復(fù)位總線仲裁總線定時(shí)（通信控制）總線連接，實(shí)現(xiàn)不同總線協(xié)議之間的轉(zhuǎn)換二、總線仲裁（總線判優(yōu)）

1、總線設(shè)備分類控制能力總線主設(shè)備：對(duì)總線具有控制能力，信息傳送的發(fā)起者總線從設(shè)備：沒(méi)有總線控制權(quán)，只能響應(yīng)總線命令信息傳送總線源設(shè)備總線目標(biāo)設(shè)備訪問(wèn)控制存儲(chǔ)器設(shè)備I/O設(shè)備3.42、總線仲裁方式的分類從不同角度有不同的分類方法從仲裁電路結(jié)構(gòu)串行仲裁并行仲裁優(yōu)先排隊(duì)策略固定優(yōu)先級(jí)動(dòng)態(tài)優(yōu)先級(jí)仲裁電路分布集中仲裁分布仲裁設(shè)備狀態(tài)設(shè)備請(qǐng)求方式主動(dòng)控制器查詢方式被動(dòng)“請(qǐng)求—查詢—應(yīng)答”3.43、集中仲裁的方式和特點(diǎn)

1）鏈?zhǔn)讲樵儯和ㄟ^(guò)一條判優(yōu)鏈路（優(yōu)先鏈）對(duì)所有主設(shè)備逐個(gè)串行進(jìn)行查詢。總線控制部件I/O接口0…BSBRI/O接口1I/O接口n…BG數(shù)據(jù)線地址線BS-總線忙BR-總線請(qǐng)求BG-總線同意3.4查詢方法：從離總線控制部件最近的設(shè)備開(kāi)始查起。首先查到的一定是所有提出請(qǐng)求的設(shè)備中優(yōu)先權(quán)最高的一個(gè)。查到最高優(yōu)請(qǐng)求設(shè)備后，該設(shè)備通過(guò)總線忙信號(hào)BS卡斷判優(yōu)鏈路，從而占用總線。當(dāng)操作結(jié)束后，該設(shè)備要及時(shí)釋放總線，此時(shí)總線控制部件可以繼續(xù)對(duì)其他請(qǐng)求設(shè)備進(jìn)行判優(yōu)。特點(diǎn)：①結(jié)構(gòu)簡(jiǎn)單，易于擴(kuò)充設(shè)備②對(duì)電路故障很敏感③仲裁公平性差，固定優(yōu)先級(jí)3.42）計(jì)數(shù)器定時(shí)查詢：BS

-總線忙BR-總線請(qǐng)求總線控制部件數(shù)據(jù)線地址線I/O接口0…BSBRI/O接口1I/O接口n設(shè)備地址3.4查詢方法：查詢開(kāi)始，計(jì)數(shù)器計(jì)數(shù)。每計(jì)一次數(shù)，就將計(jì)數(shù)值作為設(shè)備地址發(fā)往各個(gè)設(shè)備。每個(gè)申請(qǐng)總線的設(shè)備對(duì)地址進(jìn)行識(shí)別，地址符合的設(shè)備獲得總線控制權(quán)，停止計(jì)數(shù)。優(yōu)先級(jí)設(shè)定：由計(jì)數(shù)初值決定最高優(yōu)先級(jí)，3種方法。

a.查詢時(shí)計(jì)數(shù)器從‘0’開(kāi)始計(jì)數(shù)，即0號(hào)設(shè)備的優(yōu)先級(jí)最高；

b.查詢時(shí)計(jì)數(shù)器從上一次查詢的終止點(diǎn)開(kāi)始計(jì)數(shù)，則終止點(diǎn)優(yōu)先級(jí)最高。此時(shí)優(yōu)先級(jí)是循環(huán)的；

c.計(jì)數(shù)初值由程序設(shè)定，此時(shí)優(yōu)先級(jí)可編程改變。特點(diǎn)：①軟件查詢、優(yōu)先級(jí)控制方式靈活。（固定、動(dòng)態(tài)改變）②對(duì)電路故障不敏感③控制較復(fù)雜。（增加設(shè)備地址線）3.43)獨(dú)立請(qǐng)求方式：

總線控制部件數(shù)據(jù)線地址線I/O接口0I/O接口1I/O接口n…BR0BG0BR1BG1BRnBGnBG-總線同意BR-總線請(qǐng)求3.4判優(yōu)方法：每一個(gè)設(shè)備專門(mén)有一根BR線和BG線，各自通過(guò)獨(dú)立的請(qǐng)求線向總線控制部件發(fā)請(qǐng)求，總線控制器里設(shè)置并行排隊(duì)線路，同時(shí)接收各設(shè)備發(fā)來(lái)的請(qǐng)求信號(hào)并同時(shí)進(jìn)行排隊(duì)判優(yōu)，然后通過(guò)各自獨(dú)立的回答線發(fā)出總線同意信號(hào)。

特點(diǎn)：響應(yīng)速度快優(yōu)先級(jí)控制靈活不適合多設(shè)備的場(chǎng)合注：系統(tǒng)中設(shè)備較多時(shí)，可以采用多種仲裁方式相結(jié)合的形式。如多鏈結(jié)構(gòu)，鏈內(nèi)串行，鏈間并行。3.4三、總線通信控制1.目的2.總線傳輸周期主模塊申請(qǐng)，總線仲裁決定主模塊向從模塊給出地址

和命令主模塊和從模塊交換數(shù)據(jù)主模塊撤銷有關(guān)信息

申請(qǐng)分配階段尋址階段傳數(shù)階段結(jié)束階段解決通信雙方協(xié)調(diào)配合

問(wèn)題3.4由統(tǒng)一時(shí)鐘信號(hào)

控制數(shù)據(jù)傳送充分挖掘

系統(tǒng)總線每瞬間的潛力同步通信異步通信

半同步通信

分離式通信

3.總線通信的四種方式采用應(yīng)答方式，沒(méi)有公共時(shí)鐘標(biāo)準(zhǔn)同步、異步結(jié)合3.41）同步通信：

總線周期的概念：一次完整的總線傳送操作所需時(shí)間稱為總線周期。

總線周期的基本類型:內(nèi)存讀內(nèi)存寫(xiě)外設(shè)讀外設(shè)寫(xiě)正?？偩€周期：由一次地址傳送時(shí)間和一次數(shù)據(jù)傳送時(shí)間組成。

BURST（猝發(fā)）總線周期：由一次地址傳送時(shí)間和多次數(shù)據(jù)傳送時(shí)間組成?？偩€上數(shù)據(jù)的讀/寫(xiě)方向是相對(duì)于主模塊而言的，即：讀：由從模塊發(fā)送，主模塊接收。即從主模塊的角度看是讀入（接收）；寫(xiě)：由主模塊發(fā)送，從模塊接收。即從主模塊的角度看是向?qū)Ψ綄?xiě)（發(fā)送）。3.4同步式數(shù)據(jù)輸入T1總線傳輸周期T2T3T4

時(shí)鐘

地址

讀命令數(shù)據(jù)3.4同步式數(shù)據(jù)輸出T1總線傳輸周期T2T3T4

時(shí)鐘

地址

寫(xiě)命令數(shù)據(jù)3.4時(shí)間分配：一個(gè)總線周期中分配的時(shí)鐘個(gè)數(shù)是固定的，每個(gè)時(shí)鐘的用途對(duì)于任一模塊都是一樣的，不管模塊的操作速度是否一致，所有總線周期的時(shí)間是一致的（設(shè)計(jì)時(shí)必須按最慢的模塊、最長(zhǎng)的距離來(lái)安排公共時(shí)鐘周期時(shí)間）。特點(diǎn)：控制簡(jiǎn)單；當(dāng)系統(tǒng)中各部件速度差異較大時(shí)，嚴(yán)重影響總線工作效率；靈活性差；適合于短距離、各部件速度較接近的場(chǎng)合。3.42)異步通信：異步通信是和同步通信完全對(duì)立的通信方式，通信雙方無(wú)統(tǒng)一的時(shí)鐘標(biāo)準(zhǔn)來(lái)控制數(shù)據(jù)的傳送過(guò)程，各部件可按各自所需的實(shí)際時(shí)間使用總線。時(shí)間配合：主/從部件間采用應(yīng)答（握手）方式建立聯(lián)系，因此，主/從模塊間要增加兩條應(yīng)答信號(hào)線。

特點(diǎn)：總線周期的長(zhǎng)短可隨主/從模塊的實(shí)際工作時(shí)間變化，因而當(dāng)系統(tǒng)中各部件速度差異較大時(shí)，總線工作效率比同步通信高得多，但控制復(fù)雜，比同步通信難實(shí)現(xiàn)。3.4異步通信根據(jù)應(yīng)答信號(hào)配合的完善程度，常分為三種類型：不互鎖半互鎖全互鎖主設(shè)備從設(shè)備請(qǐng)求回答3.4異步通信即可以用于并行傳送也可以用于串行傳送。CPUI/O接口I/O設(shè)備數(shù)據(jù)總線地址總線控制總線字或字節(jié)ReadyStrobe特點(diǎn)：按字或字節(jié)各位同時(shí)傳送；按應(yīng)答方式進(jìn)行聯(lián)系。

異步并行方式：

異步串行方式：特點(diǎn)：按位串行傳送；按應(yīng)答方式進(jìn)行聯(lián)系。這種方式要求數(shù)據(jù)格式中設(shè)置同步信息。異步串行數(shù)據(jù)格式如下：

CPUI/O接口I/O設(shè)備數(shù)據(jù)總線地址總線控制總線二進(jìn)制位ReadyStrobe起始位（低）

奇偶停止位校驗(yàn)位（高）0/10/10/10/10/10/10/10/1數(shù)據(jù)位異步串行通信的數(shù)據(jù)傳輸率可以用波特率和比特率來(lái)衡量波特率—單位時(shí)間內(nèi)傳送二進(jìn)制數(shù)據(jù)的位數(shù)，單位：bps比特率—單位時(shí)間內(nèi)傳送二進(jìn)制有效數(shù)據(jù)的位數(shù)，單位：bps例：在異步串行傳輸系統(tǒng)中，若字符格式為：1個(gè)起始位、7個(gè)數(shù)據(jù)位、1個(gè)奇校驗(yàn)位、1個(gè)終止位。假設(shè)每秒傳輸120個(gè)數(shù)據(jù)幀，試計(jì)算波特率及比特率。解：由題意知，一幀包括1+7+1+1＝10位所以波特率為（1+7+1+1）×120＝1200bps

一幀中的有效數(shù)據(jù)位為7位所以比特率為1200×（7/10）=840bps3)半同步通信同步發(fā)送方用系統(tǒng)時(shí)鐘前沿

發(fā)信號(hào)

接收方

用系統(tǒng)時(shí)鐘后沿

判斷、識(shí)別（同步、異步

結(jié)合）異步允許不同速度的模塊和諧工作

增加一條“等待”響應(yīng)信號(hào)

WAIT3.4以輸入數(shù)據(jù)為例的半同步通信時(shí)序T1主模塊發(fā)地址T2主模塊發(fā)命令…T3從模塊提供數(shù)據(jù)T4從模塊撤銷數(shù)據(jù)，主模塊撤銷命令Tw

當(dāng)為低電平時(shí)，等待一個(gè)TWAITTw

當(dāng)為低電平時(shí)，等待一個(gè)TWAIT

讀

命令WAIT

地址

數(shù)據(jù)

時(shí)鐘總線傳輸周期T1T2TWTWT3T4上述三種通信的共同點(diǎn)一個(gè)總線傳輸周期（以輸入數(shù)據(jù)為例）主模塊發(fā)地址、命令從模塊準(zhǔn)備數(shù)據(jù)從模塊向主模塊發(fā)數(shù)據(jù)總線空閑占用總線不占用總線占用總線5)分離式通信充分挖掘系統(tǒng)總線每瞬間的潛力主模塊

申請(qǐng)占用總線，使用完后即放棄總線

的使用權(quán)從模塊

申請(qǐng)占用總線，將各種信息送至總線上一個(gè)總線傳輸周期子周期1子周期2主模塊3.43.41.各模塊有權(quán)申請(qǐng)占用總線分離式通信特點(diǎn)充分發(fā)揮了總線的有效占用2.采用同步方式通信，不等對(duì)方回答3.各模塊準(zhǔn)備數(shù)據(jù)時(shí)，不占用總線4.總線被占用時(shí)，無(wú)空閑第三章總結(jié)：1.為什么要用總線：分散連接連線復(fù)雜、效率低2.總線：是計(jì)算機(jī)系統(tǒng)中各部件之間的公共的信息傳遞通道。3.總線的特點(diǎn)：連線少；易于集成化，可替換性好；分時(shí)傳送；缺點(diǎn)4.總線的分類5.總線標(biāo)準(zhǔn)和總線規(guī)范：機(jī)械性能、功能、電氣特性等6.總線性能指標(biāo)：總線寬度、傳輸率等7.總線結(jié)構(gòu)8.集中仲裁的幾種方式：鏈?zhǔn)讲樵儭⒂?jì)數(shù)器定時(shí)查詢、獨(dú)立請(qǐng)求的判優(yōu)方法及特點(diǎn)9.總線通信的四種方式：同步、異步、半同步及分離式作業(yè)1.2.4.5.6.7.8.10.16第四章存儲(chǔ)器4.1概述4.2主存儲(chǔ)器4.3高速緩沖存儲(chǔ)器4.4輔助存儲(chǔ)器4.1概述一、存儲(chǔ)器分類1.按存儲(chǔ)介質(zhì)分類(1)半導(dǎo)體存儲(chǔ)器(2)磁表面存儲(chǔ)器(3)磁芯存儲(chǔ)器(4)光盤(pán)存儲(chǔ)器易失TTL、MOS磁頭、載磁體硬磁材料、環(huán)狀元件激光、磁光材料非易失

1951年，中國(guó)移民王安發(fā)明了磁芯存儲(chǔ)器，IBM于1956年購(gòu)買(mǎi)了這項(xiàng)技術(shù)專利。

(1)存取時(shí)間與物理地址無(wú)關(guān)（隨機(jī)訪問(wèn)）順序存取存儲(chǔ)器磁帶4.12.按存取方式分類(2)存取時(shí)間與物理地址有關(guān)（串行訪問(wèn)）隨機(jī)存儲(chǔ)器只讀存儲(chǔ)器直接存取存儲(chǔ)器磁盤(pán)在程序的執(zhí)行過(guò)程中

可讀

可寫(xiě)在程序的執(zhí)行過(guò)程中

只讀磁盤(pán)、磁帶、光盤(pán)高速緩沖存儲(chǔ)器（Cache）FlashMemory存儲(chǔ)器主存儲(chǔ)器輔助存儲(chǔ)器MROMPROMEPROMEEPROMRAMROM靜態(tài)RAM動(dòng)態(tài)RAM3.按在計(jì)算機(jī)中的作用分類4.1三、存儲(chǔ)器的層次結(jié)構(gòu)1、存儲(chǔ)器三個(gè)主要特性的關(guān)系:速度、容量、價(jià)格／位,而這三種指標(biāo)是相互矛盾的。

為了解決這種問(wèn)題，選用生產(chǎn)與運(yùn)行成本不同的、存儲(chǔ)容量不同的、讀寫(xiě)速度不同的多種存儲(chǔ)介質(zhì)，按一定的層次結(jié)構(gòu)組織成一個(gè)統(tǒng)一的存儲(chǔ)器系統(tǒng)，使每種介質(zhì)都處于不同的地位，發(fā)揮不同的作用，充分發(fā)揮各自在速度、容量、成本方面的優(yōu)勢(shì)，從而綜合達(dá)到最優(yōu)性能價(jià)格比，即把這樣一個(gè)存儲(chǔ)器組織作為一個(gè)整體看，具有容量大、速度快、位價(jià)低的綜合指標(biāo)。這樣一個(gè)存儲(chǔ)整體稱為“存儲(chǔ)系統(tǒng)”。

存儲(chǔ)器速度、容量和價(jià)位的關(guān)系高低小大快慢輔存寄存器緩存主存磁盤(pán)光盤(pán)磁帶光盤(pán)磁帶速度容量?jī)r(jià)格位／CPUCPU主機(jī)1)通用寄存器組：處于CPU內(nèi)部，為執(zhí)行指令方便而設(shè)，通常由幾個(gè)、十幾個(gè)、幾十個(gè)寄存器組成，各種機(jī)器不等。其速度最快、容量最小、位價(jià)最高，但由于容量太小，并不被看成是獨(dú)立的存儲(chǔ)級(jí)。2）主存：是存儲(chǔ)系統(tǒng)的核心，是計(jì)算機(jī)自動(dòng)、高速運(yùn)行程序必不可少的功能部件，是計(jì)算機(jī)傳統(tǒng)的五大部件之一。因此，計(jì)算機(jī)對(duì)主存的要求是比較高的，但在目前的存儲(chǔ)技術(shù)水平下，主存只能做到容量比較大、速度比較快、位價(jià)適中，仍然遠(yuǎn)遠(yuǎn)滿足不了CPU運(yùn)行程序的要求。3）高速緩存（Cache）：為了平滑主存與CPU之間的速度之差，加速CPU訪存的速度，在性能較好的計(jì)算機(jī)中，主存與CPU之間增設(shè)了一個(gè)緩沖存儲(chǔ)器，其容量比通用寄存器組大得多，比主存小得多，速度接近CPU，位價(jià)介于寄存器與主存之間Cache與主存一起構(gòu)成內(nèi)存。寄存器、Cache、主存由不同指標(biāo)的半導(dǎo)體存儲(chǔ)器實(shí)現(xiàn)。4.14）輔助存儲(chǔ)器（外部存儲(chǔ)器）；為了存放大量備用的程序和數(shù)據(jù)，在主機(jī)之外設(shè)置了一級(jí)輔助存儲(chǔ)器，其容量比主存大得多，速度比主存慢得多，但位價(jià)也便宜得多。輔存通常由磁表面存儲(chǔ)器實(shí)現(xiàn)，目前大多數(shù)計(jì)算機(jī)使用磁盤(pán)，但由于磁盤(pán)的容量實(shí)際上也有限，因此有些系統(tǒng)使用磁帶等速度更低、容量更大（磁帶等設(shè)備帶盤(pán)可換，容量可無(wú)限延伸）的磁表面存儲(chǔ)器作為硬盤(pán)的后備。由于輔存與主機(jī)的連接方式和I/O設(shè)備相同，因此主機(jī)通常以I/O管理方式管理外存。4.1緩存CPU主存輔存2.緩存主存層次和主存輔存層次緩存主存輔存主存虛擬存儲(chǔ)器10ns20ns200nsms虛地址邏輯地址實(shí)地址物理地址主存儲(chǔ)器（速度）（容量）1）Cache—主存層次：根據(jù)程序運(yùn)行的局部性原理，可以在計(jì)算機(jī)運(yùn)行程序時(shí)，通過(guò)合理的調(diào)度將當(dāng)前使用最多的一小段程序和數(shù)據(jù)放在Cache中，使CPU大部分時(shí)間訪問(wèn)高速緩存Cache，只有個(gè)別的指令或數(shù)據(jù)從緩存中讀不到，需要到主存去取。這樣，從整體運(yùn)行的效果分析，CPU訪存速度接近于Cache的速度，而尋址空間和位價(jià)卻接近于主存。程序運(yùn)行時(shí)的局部性原理表現(xiàn)在：在一小段時(shí)間內(nèi)，最近被訪問(wèn)過(guò)的程序和數(shù)據(jù)很可能再次被訪問(wèn)；在空間上，這些被訪問(wèn)的程序和數(shù)據(jù)往往集中在一小片存儲(chǔ)區(qū)；在訪問(wèn)順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大(大約5:1)4.12）主存—輔存層次：

為了更好地對(duì)主存、輔存統(tǒng)一調(diào)度，目前廣泛采用虛擬存儲(chǔ)技術(shù)，即將主存與輔存的一部份通過(guò)軟硬結(jié)合的技術(shù)組成虛擬存儲(chǔ)器，程序員可使用這個(gè)比主存實(shí)際空間大得多的虛擬地址空間編程，當(dāng)程序運(yùn)行時(shí)，再由軟、硬件自動(dòng)完成虛擬地址空間與主存實(shí)際物理空間的轉(zhuǎn)換。這個(gè)轉(zhuǎn)換操作對(duì)于程序員來(lái)說(shuō)是透明的.因此，從程序員的角度看，他所使用的存儲(chǔ)器其容量和位價(jià)接近于輔存，而速度接近于主存。4.1各級(jí)存儲(chǔ)器存放的信息必須能夠滿足兩個(gè)基本原則：1.一致性原則：同一個(gè)信息在各級(jí)存儲(chǔ)器中必須保持相同的值。2.包含性原則：處在內(nèi)層（更靠近CPU）存儲(chǔ)器中的信息一定包含在各外層的存儲(chǔ)器中。通過(guò)采用層次結(jié)構(gòu)結(jié)合軟硬件技術(shù)，從整個(gè)存儲(chǔ)系統(tǒng)來(lái)看，就達(dá)到了速度快、容量大、位價(jià)低的優(yōu)化效果。4.1基本邏輯門(mén)電路1）與門(mén)真值表邏輯符號(hào)表達(dá)式：Y＝AB2）或門(mén)真值表邏輯符號(hào)表達(dá)式：Y＝A+B3）非門(mén)真值表邏輯符號(hào)表達(dá)式：Y＝___A4.2主存儲(chǔ)器一、概述1.主存的基本組成注：MAR存儲(chǔ)器地址寄存器

MDR存儲(chǔ)器數(shù)據(jù)寄存器

MAR、MDR邏輯結(jié)構(gòu)上屬M(fèi)M，物理位置在CPU芯片中。數(shù)據(jù)線：雙向，或兩組單向線地址線：?jiǎn)蜗蚩刂凭€：兩種讀/寫(xiě)控制線：?jiǎn)蜗蚱x控制線：?jiǎn)蜗虼鎯?chǔ)體驅(qū)動(dòng)器譯碼器MAR控制電路讀寫(xiě)電路MDR....................地址總線數(shù)據(jù)總線控制信號(hào)譯碼器74LS1384.2(a)邏輯電路(18)(16)(14)(12)(9)(7)(5)(3)1Y31Y42Y12Y22Y32Y41Y21Y11A31A42A12A22A32A41A21A1___2G___1G(2)(4)(6)(8)(11)(13)(15)(17)(1)(19)

1G

2G

1A31A42A12A22A32A41A21A11Y31Y42Y12Y22Y32Y41Y21Y1（b）引腳圖驅(qū)動(dòng)器74LS244當(dāng)1、19腳是H時(shí)，Y為高阻抗；是L時(shí)，Y=A。4.22.主存和CPU的連接MDRMARCPU主存讀數(shù)據(jù)總線地址總線寫(xiě)4.2地址總線AB的位數(shù)決定了可尋址的最大內(nèi)存空間，數(shù)據(jù)總線DB的位數(shù)與工作頻率的乘積正比于最高數(shù)據(jù)入出量，控制總線CB指出總線周期的類型和本次入出操作完成的時(shí)刻。

高位字節(jié)

地址為字地址

低位字節(jié)

地址為字地址設(shè)地址線24

根按字節(jié)

尋址按字尋址若字長(zhǎng)為16

位按字尋址若字長(zhǎng)為32

位字地址字節(jié)地址11109876543210840字節(jié)地址字地址4523014203.主存中存儲(chǔ)單元地址的分配4.2224=16M8M4M字地址11109876543210840078151623243189101145670123840字地址0781516232431存儲(chǔ)器格式：

字內(nèi)字節(jié)的小端模式字內(nèi)字節(jié)的大端模式4.24.性能指標(biāo)（1）存儲(chǔ)容量：存放二進(jìn)制信息的數(shù)量存儲(chǔ)容量=存儲(chǔ)單元個(gè)數(shù)*存儲(chǔ)字長(zhǎng)（按字）

=字節(jié)數(shù)（按字節(jié)編址）目前計(jì)算機(jī)的存儲(chǔ)容量大多以字節(jié)數(shù)來(lái)表示

(2)存取速度：一般采用兩種參數(shù)描述

a.存取時(shí)間(TA)

指從CPU給出有效地址啟動(dòng)一次存取（讀/寫(xiě)）操作到該操作完成所需的時(shí)間。讀、寫(xiě)分別為T(mén)AR、TAW

。

b.存取周期(Tmc)指連續(xù)兩次存儲(chǔ)器操作之間的最小時(shí)間。間隔略大于TA（3）帶寬：每秒從存儲(chǔ)器進(jìn)出的最大信息量存取周期反映存儲(chǔ)器的帶寬

例：TMC＝100ns8位數(shù)據(jù)帶寬為1/100ns×8b=80Mb/s提高存儲(chǔ)器的帶寬的途徑a．縮短存取周期，指制造工藝方面,TTL為100ns;MOS為10nsb．增加儲(chǔ)字長(zhǎng)c．增加存儲(chǔ)體芯片容量二、半導(dǎo)體存儲(chǔ)芯片簡(jiǎn)介1.半導(dǎo)體存儲(chǔ)芯片的基本結(jié)構(gòu)譯碼驅(qū)動(dòng)存儲(chǔ)矩陣讀寫(xiě)電路1K×4位16K×1位8K×8位片選線讀/寫(xiě)控制線地址線…數(shù)據(jù)線…地址線（單向）數(shù)據(jù)線（雙向）1041411380,015,015,70,7

讀/寫(xiě)控制電路

地址譯碼器

字線015…………16×8矩陣…………07D07D位線讀/寫(xiě)選通A3A2A1A0……2.半導(dǎo)體存儲(chǔ)芯片的譯碼驅(qū)動(dòng)方式(1)線選法（單譯碼方式）4.200000,00,7…0……07……D07D

讀

/寫(xiě)選通線選法的特點(diǎn)a.譯碼結(jié)構(gòu)簡(jiǎn)單，速度快，，但器材用量大（n根地址線需2n套驅(qū)動(dòng)器），當(dāng)容量較大時(shí)，導(dǎo)致成本太高，僅適合于高速小容量存儲(chǔ)器。

b.并行輸入/輸出（數(shù)據(jù)I/O）按多位（字節(jié)）組織4.2A3A2A1A0A40,310,031,031,31

Y地址譯碼器

X地址譯碼器

32×32

矩陣……A9I/OA8A7A56AY0Y31X0X31D讀/寫(xiě)……(2)重合法（雙譯碼方式）4.200000000000,031,00,31……I/OD0,0讀重合法的特點(diǎn)

a.與線選法相比大大減少了譯碼輸出線根數(shù)，則器材用量也大大減少，有效地降低了存儲(chǔ)器的成本，適用于大容量存儲(chǔ)芯片

b.數(shù)據(jù)位I/O――按位組織4.2三、隨機(jī)存儲(chǔ)器

MOS管簡(jiǎn)介

一、分類：

NMOS（N溝道增強(qiáng)型場(chǎng)效應(yīng)晶體管）：P型襯底，N型高摻雜擴(kuò)散區(qū)（兩個(gè)），正電壓開(kāi)啟；

PMOS（P溝道增強(qiáng)型場(chǎng)效應(yīng)晶體管）：N型襯底，P型高摻雜擴(kuò)散區(qū)（兩個(gè)），負(fù)電壓開(kāi)啟。

二、邏輯符號(hào)：

以NMOS增強(qiáng)型為例介紹——

三、結(jié)構(gòu)：G柵極D漏極S源極P（襯底）N+N+源S柵G漏DSiO2二氧化硅絕緣層B通常襯底和源接在一起四、工作原理：

在電場(chǎng)作用下，半導(dǎo)體表面的導(dǎo)電性能會(huì)發(fā)生變化——半導(dǎo)體表面場(chǎng)效應(yīng)現(xiàn)象。

仍以NMOS為例：當(dāng)柵極上加一正壓時(shí)（>=VT，VT稱為開(kāi)啟電壓），柵極下方的自由電子被吸引形成“反型層”（與襯底P型導(dǎo)電類型相反），反型層將兩個(gè)N區(qū)連通，形成溝道，源、漏極導(dǎo)通。因此反型層也叫溝道。五、開(kāi)關(guān)特性：

以MOS反相器為例，電路圖如下：GDRDVDDS

靜態(tài)特性：

1）UGS<UT時(shí)，MOS管截止，輸出UDSUDD，iDS0，相當(dāng)于斷開(kāi)。等效電路如下（左圖）：GRDSDVDDrDS導(dǎo)通GRDSDVDD截止輸出

2）UGS>UT時(shí)，MOS管導(dǎo)通，輸出UDS0V，等效電路如上（右圖）：

1.靜態(tài)RAM(SRAM)

(1)靜態(tài)RAM基本電路A′觸發(fā)器非端1T4T~觸發(fā)器5TT6、行開(kāi)關(guān)7TT8、列開(kāi)關(guān)7TT8、一列共用A

觸發(fā)器原端T1~T4T5T6T7T8A′A寫(xiě)放大器寫(xiě)放大器DIN寫(xiě)選擇讀選擇DOUT讀放位線A位線A′列地址選擇行地址選擇4.2T1~T4T1T2T3T4T5T6X(行地址)選位線A位線-AVccMOS六管靜態(tài)存儲(chǔ)單元AA’4.2A′T1

~T4T5T6T7T8A寫(xiě)放大器寫(xiě)放大器DIN寫(xiě)選擇讀選擇讀放位線A位線A′列地址選擇行地址選擇DOUT

①靜態(tài)RAM基本電路的

讀

操作行選

T5、T6開(kāi)4.2T7、T8開(kāi)列選讀放DOUTVAT6T8DOUTT1~T4T5T6T7T8A′ADIN位線A位線A′列地址選擇行地址選擇寫(xiě)放寫(xiě)放讀放DOUT寫(xiě)選擇讀選擇

②靜態(tài)RAM基本電路的寫(xiě)

操作行選T5、T6開(kāi)兩個(gè)寫(xiě)放DIN4.2列選T7、T8開(kāi)（左）

反相T5A′（右）

T8T6ADINDINT7

(2)靜態(tài)RAM芯片舉例①I(mǎi)ntel2114外特性存儲(chǔ)容量1K×4位4.2......I/O1I/O2I/O3I/O4A0A8A9WECSCCVGNDIntel2114

②Intel2114RAM矩陣(64×64)讀A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.215…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組00000000004.2

②Intel2114RAM矩陣(64×64)讀第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS00000000004.2

②Intel2114RAM矩陣(64×64)讀150311647326348…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀0163248CSWE第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECSCSWE150311647326348…………01632480000000000…………第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路第一組第二組第三組第四組4.2

②Intel2114RAM矩陣(64×64)讀15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000…………CSWE讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路150311647326348…………0163248I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫(xiě)15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組00000000004.2

③Intel2114RAM矩陣(64×64)寫(xiě)第一組第二組第三組第四組15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS00000000004.2

③Intel2114RAM矩陣(64×64)寫(xiě)150311647326348…………第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫(xiě)15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫(xiě)I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫(xiě)I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫(xiě)I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫(xiě)I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路I/O1I/O2I/O3I/O4WECS第一組第二組第三組第四組4.2

③Intel2114RAM矩陣(64×64)寫(xiě)I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路……………………0163015……行地址譯碼列地址譯碼WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路讀寫(xiě)電路WECS0163248ACSDOUT地址有效地址失效片選失效數(shù)據(jù)有效數(shù)據(jù)穩(wěn)定高阻

(3)靜態(tài)RAM讀

時(shí)序tAtCOtOHAtOTDtRC片選有效4.2讀周期

tRC

地址有效下一次地址有效讀時(shí)間

tA

地址有效數(shù)據(jù)穩(wěn)定tCO

片選有效數(shù)據(jù)穩(wěn)定tOTD

片選失效輸出高阻tOHA

地址失效后的數(shù)據(jù)維持時(shí)間ACSWEDOUTDIN

(4)靜態(tài)RAM(2114)寫(xiě)

時(shí)序tWCtWtAWtDWtDHtWR寫(xiě)周期

tWC

地址有效下一次地址有效4.2寫(xiě)時(shí)間

tW

寫(xiě)命令WE

的有效時(shí)間tAW

地址有效片選有效的滯后時(shí)間tWR

片選失效下一次地址有效tDW數(shù)據(jù)穩(wěn)定

WE失效tDH

WE失效后的數(shù)據(jù)維持時(shí)間DD預(yù)充電信號(hào)讀選擇線寫(xiě)數(shù)據(jù)線寫(xiě)選擇線讀數(shù)據(jù)線VCgT4T3T2T11

(1)動(dòng)態(tài)RAM基本單元電路

2.動(dòng)態(tài)RAM(DRAM)讀出與原存信息相反讀出時(shí)數(shù)據(jù)線有電流為“1”

數(shù)據(jù)線CsT字線DDV010110寫(xiě)入與輸入信息相同寫(xiě)入時(shí)CS充電為“1”

放電為“0”4.2T3T2T1T無(wú)電流有電流單元電路讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D行地址譯碼器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0…

(2)動(dòng)態(tài)RAM芯片舉例①三管動(dòng)態(tài)RAM芯片(Intel1103)讀00000000000D…00單元電路讀寫(xiě)控制電路…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0…②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)11111②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0…11111…②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0……0100011111②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0……1111110100011②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)讀寫(xiě)控制電路…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)讀寫(xiě)控制電路…A9A8A7A6A5讀寫(xiě)控制電路列地址譯碼器………讀選擇線寫(xiě)選擇線D單元電路行地址譯碼器00113131131A4A3A2A1A0刷新放大器寫(xiě)數(shù)據(jù)線讀數(shù)據(jù)線……………0……D11111010001②三管動(dòng)態(tài)RAM芯片(Intel1103)寫(xiě)讀寫(xiě)控制電路…（2）單管DRAM芯片4116(16K×

1位)4.2DOUTDINDOUT時(shí)序與控制行時(shí)鐘列時(shí)鐘寫(xiě)時(shí)鐘WERASCAS緩存器行地址緩存器列地址

A'6A'0存儲(chǔ)單元陣列基準(zhǔn)單元行譯碼列譯碼器再生放大器列譯碼器讀出放大基準(zhǔn)單元存儲(chǔ)單元陣列行譯碼

I/O緩存器數(shù)據(jù)輸出驅(qū)動(dòng)數(shù)據(jù)輸入寄存器

DIN~A'6A'0~4116芯片結(jié)構(gòu)

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫(xiě)線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCs④4116(16K×1位)芯片讀

原理

讀放大器

讀放大器

讀放大器……63000I/O緩沖輸出驅(qū)動(dòng)OUTD

讀放大器

讀放大器

讀放大器………………………06364127128根行線Cs01271128列選擇讀/寫(xiě)線數(shù)據(jù)輸入I/O緩沖輸出驅(qū)動(dòng)DOUTDINCs…⑤4116(16K×1位)芯片寫(xiě)

原理數(shù)據(jù)輸入I/O緩沖I/O緩沖DIN讀出放大器

讀放大器630

(3)動(dòng)態(tài)RAM時(shí)序

行、列地址分開(kāi)傳送寫(xiě)時(shí)序行地址RAS有效寫(xiě)允許WE有效(高)數(shù)據(jù)

DOUT

有效數(shù)據(jù)

DIN

有效讀時(shí)序行地址RAS有效寫(xiě)允許WE有效(低)列地址CAS有效列地址CAS有效注意：由于DRAM芯片容量較大，導(dǎo)致地址引腳數(shù)大幅度增加，造成制作困難。為此將地址分為行、列地址兩部分，分時(shí)使用同一組地址引腳輸入（輸入時(shí)間分別由、信號(hào)控制），因此DRAM芯片地址引腳數(shù)將減少一半。這同樣意味著：DRAM芯片每增加一根地址引腳，相當(dāng)于行、列地址各增加一位（共增加了兩位地址），將允許片容量擴(kuò)大4倍。4.2RASCAS

(4)動(dòng)態(tài)RAM刷新4.2為什么要使用刷新破壞性讀出再生:讀操作后，被讀單元的內(nèi)容被清為零，必須把剛讀出的內(nèi)容立即寫(xiě)回去，通常稱其為再生。它影響存儲(chǔ)器的工作頻率，在再生結(jié)束前不能開(kāi)始下一次讀。讀放大器同時(shí)又是再生放大器，利用雙穩(wěn)態(tài)結(jié)構(gòu)，在讀出過(guò)程中建立起穩(wěn)態(tài)，然后該穩(wěn)態(tài)再自動(dòng)寫(xiě)回存儲(chǔ)元。刷新與常規(guī)讀/寫(xiě)操作不同，為了節(jié)省時(shí)間，通常不是按字逐個(gè)單元處理，而是每次刷新內(nèi)部存儲(chǔ)矩陣的一行，即為連接在同一行上所有存儲(chǔ)元的電容補(bǔ)充一次能量。因此，刷新周期只送行地址，不送列地址，I/O電路不打開(kāi)，數(shù)據(jù)線無(wú)輸出，相當(dāng)于一次“內(nèi)部讀”操作。

①集中刷新“死時(shí)間率”為32/4000×100%=0.8%“死區(qū)”為0.5μs×32=16μs周期序號(hào)地址序號(hào)tc0123967396801tctctctc3999VW0131讀/寫(xiě)或維持刷新讀/寫(xiě)或維持3968個(gè)周期（1984）32個(gè)周期（16）刷新時(shí)間間隔（2ms）刷新序號(hào)???????μsμstcXtcY??????