FPGA設(shè)計與實現(xiàn)電科 課程教學(xué)大綱

【FPGA設(shè)計與實現(xiàn)】【FPGADesignandimplementation】一、基本信息課程代碼：【2080200】課程學(xué)分：【3】面向?qū)I(yè)：【電子科學(xué)與技術(shù)】課程性質(zhì)：【系級專業(yè)必修課◎】開課院系：機(jī)電學(xué)院電子工程系使用教材：教材【數(shù)字系統(tǒng)設(shè)計與VerilogHDL,王金明編,電子工業(yè)出版社第四版】參考書目【Verilog數(shù)字系統(tǒng)設(shè)計教程,夏宇聞編,北京航天航空大學(xué)出版社】【VerilogHDL與數(shù)字系統(tǒng)設(shè)計簡明教程,吳弋編,人民郵電出版社】【EDA技術(shù)實用教程-VerilogHDL版潘松編,科學(xué)出版社】課程網(wǎng)站網(wǎng)址：/先修課程：【數(shù)字邏輯電路2080166（4）】二、課程簡介本課程是微電子學(xué)、電子科學(xué)與技術(shù)專業(yè)的一門實踐性很強(qiáng)的專業(yè)技術(shù)必修課，通過本課程的學(xué)習(xí)，使學(xué)生初步掌握基于硬件描述語言VerilogHDL進(jìn)行數(shù)字電路系統(tǒng)設(shè)計的方法，熟練應(yīng)用EDA工具平臺QuartusII對可編程芯片F(xiàn)PGA進(jìn)行設(shè)計、仿真和調(diào)試，為集成數(shù)字電路的開發(fā)、設(shè)計與調(diào)試打下堅實的基礎(chǔ)。本課程的主要任務(wù)是使學(xué)生獲得Altera公司提供的QuartusII開發(fā)軟件的使用能力，以及在該軟件中應(yīng)用電路原理圖與VerilogHDL硬件描述語言進(jìn)行數(shù)字電路設(shè)計的能力。其課程的知識結(jié)構(gòu)和目標(biāo)使學(xué)生了解現(xiàn)代數(shù)字系統(tǒng)設(shè)計的特點及可編程邏輯器件的基本知識；掌握QuartusII軟件的使用方法；掌握數(shù)字系統(tǒng)VerilogHDL行為建模和結(jié)構(gòu)建模方法以及掌握VerilogHDL語言中可綜合語句的描述方法等，為今后進(jìn)一步從事FPGA方法的研究與工作打下基礎(chǔ)。選課建議本課程面向微電子學(xué)、電子科學(xué)與技術(shù)專業(yè)，有數(shù)字電子電路課程基礎(chǔ)的三年級學(xué)生。課程與專業(yè)畢業(yè)要求的關(guān)聯(lián)性專業(yè)畢業(yè)要求關(guān)聯(lián)LO11：理解他人的觀點，尊重他人的價值觀，能在不同場合用書面或口頭形式進(jìn)行有效溝通。LO21：能根據(jù)需要確定學(xué)習(xí)目標(biāo)，并通過搜集信息、分析信息、討論、實踐、質(zhì)疑、創(chuàng)造等方法來實現(xiàn)學(xué)習(xí)目標(biāo)。LO31：能夠應(yīng)用本專業(yè)知識進(jìn)行設(shè)計計算。LO32：能夠應(yīng)用計算機(jī)輔助工具進(jìn)行智能電子產(chǎn)品及系統(tǒng)的設(shè)計、仿真和調(diào)試●LO33：具備本專業(yè)工程問題的邏輯分析能力LO34：嵌入式系統(tǒng)應(yīng)用及控制能力LO35：能夠綜合本專業(yè)知識，進(jìn)行系統(tǒng)級智能設(shè)備和網(wǎng)絡(luò)的測試，常見問題分析和維護(hù)LO41：遵守紀(jì)律、守信守責(zé)；具有耐挫折、抗壓力的能力LO51：同群體保持良好的合作關(guān)系，做集體中的積極成員；勇于從不同角度思考問題，勇于提出新設(shè)想●LO61：能在學(xué)習(xí)、工作中應(yīng)用信息技術(shù)解決問題。LO71：愿意服務(wù)他人、服務(wù)企業(yè)、服務(wù)社會；為人熱忱，富于愛心，懂得感恩LO81：具有基本的外語表達(dá)溝通能力與跨文化理解能力五、課程目標(biāo)/課程預(yù)期學(xué)習(xí)成果序號課程預(yù)期學(xué)習(xí)成果課程目標(biāo)（細(xì)化的預(yù)期學(xué)習(xí)成果）教與學(xué)方式評價方式1LO321能應(yīng)用計算機(jī)輔助繪制電子電路原理圖，PCB版圖，并能進(jìn)行仿真、分析并討論其中原理和問題。能夠熟練使用FPGA開發(fā)平臺QuartusII軟件，進(jìn)行仿真與調(diào)試.講練結(jié)合1.實驗過程2.上機(jī)測試3.作業(yè)2LO322能應(yīng)用Verilog硬件描述語言設(shè)計電路和仿真能用硬件描述語言VerilogHDL，進(jìn)行電路的設(shè)計講練結(jié)合1.實驗過程2.實驗報告3.作業(yè)4.期末考試3LO513能用創(chuàng)新的方法或者多種方法解決復(fù)雜問題或真實問題能用所學(xué)知識實現(xiàn)給定項目基本功能的設(shè)計。項目教學(xué)法1.實驗過程

六、課程內(nèi)容課程內(nèi)容主要包括3個單元的內(nèi)容，總學(xué)時48學(xué)時，其中理論部分32學(xué)時（包括10學(xué)時的軟件操作課時,22學(xué)時理論講解），課內(nèi)實驗部分16學(xué)時。單元知識點能力要求教學(xué)難點1.EDA技術(shù)與PLD芯片結(jié)構(gòu)介紹（2課時理論）1.知道常用的EDA工具，知道CPLD/FPGA的原理與結(jié)構(gòu)。L12.理解FPGA/CPLD設(shè)計的流程；L23.知道FPGA/CPLD的編程與配置方式。L11.能夠?qū)PGA/CPLD的數(shù)字系統(tǒng)設(shè)計流程有清晰的認(rèn)識1.CPLD/FPGA的內(nèi)部結(jié)構(gòu)與工作原理2.QuarutsII軟件的使用（10課時理論（邊講邊練），2課時實驗）1.會運用QuartusII開發(fā)工具。L32.會運用QuartusII原理圖設(shè)計方式進(jìn)行電路的設(shè)計。L33.根據(jù)綜合后的錯誤提示，可以進(jìn)行電路錯誤的排查并進(jìn)行糾正。L44.在波形仿真中，根據(jù)設(shè)計要求，綜合分析后，可添加合適的輸入激勵。L51.能夠熟練使用QuartusII開發(fā)工具。2.能夠在QuartusII中繪制原理圖，以及分析綜合、仿真、引腳分配、下載調(diào)試。1.QuartusII的波形仿真中如何根據(jù)具體情況給出輸入激勵3.VerilogHDL語法講解（20課時理論、14課時實驗）1.知道模塊的基本結(jié)構(gòu)，知道標(biāo)識符、關(guān)鍵字、整形常量的書寫方法；L13.知道wire變量、reg變量的聲明、賦值的方法；L14.會運用表達(dá)式中的各類運算符。L35.會運用always、begin-end、if-else，case、for等語句進(jìn)行代碼的編寫。L36.理解任務(wù)（task）和函數(shù)（function）L27.理解三種描述方式：結(jié)構(gòu)描述方式，行為描述方式，和數(shù)據(jù)流描述方式。L38.會根據(jù)設(shè)計要求，分析具體采用哪種描述方式進(jìn)行電路的設(shè)計。L49.理解有限狀態(tài)機(jī)的描述方式，會運用有限狀態(tài)機(jī)進(jìn)行電路的設(shè)計。L310.通過各種代碼的比對，評價代碼的優(yōu)劣。L61.能夠初步讀懂、分析別人的代碼。2.能夠用always、begin-end、if-else，case、for等語句進(jìn)行代碼編寫。3.能夠用三種描述方式編寫代碼。4.能夠用有限狀態(tài)機(jī)的方式編寫代碼。1.根據(jù)給定的電路要求，運用合適的語法進(jìn)行代碼的編寫

七、課內(nèi)實驗名稱及基本要求序號實驗名稱主要內(nèi)容實驗時數(shù)實驗類型備注1動態(tài)掃描顯示電路要求理解動態(tài)掃描的概念，并可在開發(fā)裝置的7段顯示譯碼器上同時顯示4個字符。2設(shè)計型實驗2電子琴控制電路了解蜂鳴器播放不同聲音的原理，要求可用Verilog語言編寫?？勺冇嫈?shù)器，用于實現(xiàn)不用的發(fā)聲頻率。3設(shè)計型實驗3點陣顯示電路了解點陣顯示原理，并可在8x8點陣中靜態(tài)顯示某一圖案。提高：可動態(tài)顯示圖案或改變顏色（紅、黃、綠三色）。要求獨立完成各模塊Verilog代碼的編寫，仿真以及下載調(diào)試。3設(shè)計型實驗4按鍵陣列掃描控制電路了解按鍵掃描原理，編寫代碼，可準(zhǔn)確判斷所按下鍵，并同步顯示在7段數(shù)碼管中。2設(shè)計型實驗5交通燈控制電路進(jìn)一步了解有限狀態(tài)機(jī)的設(shè)計方法和交通燈的控制原理，要求獨立完成各模塊Verilog代碼的編寫，仿真以及下載調(diào)試。3設(shè)計型實驗6LCD顯示控制電路了解LCD顯示芯片的控制原理，要求在LCD屏中顯示循環(huán)滾動的字幕。3設(shè)計型實驗共計16評價方式與成績總評構(gòu)成（