基于FPGA多通道采樣系統(tǒng)設(shè)計(jì)論文

因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件(FPLD),其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期。Altera和Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴(kuò)展型CPLD(ComplexProgrammableLogicDFPGA(FieldProgrammableGateArray),它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC(ApplicationSpecificIC)相比，量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的FPGA芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點(diǎn)之外，還具有以下幾(1)隨著VLSI(VeryLargeScaleIC,超大規(guī)模集成電路)工藝的不斷提高單一(2)FPGA芯片在出廠之前都做過(guò)百分之百的測(cè)試，不需要設(shè)計(jì)人員承擔(dān)投資的風(fēng)(3)用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動(dòng)的情況下用不同軟件就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。當(dāng)電路有少量改動(dòng)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可視部分，及端口)和內(nèi)部(或稱不可視部分),一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。(1)與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。(3)VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)設(shè)計(jì)，高速的完成必須有多人甚至多個(gè)開發(fā)組共同并行工作才能實(shí)現(xiàn)的工程。(4)對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。(5)VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么,而進(jìn)行獨(dú)立的設(shè)計(jì)。本系統(tǒng)硬件電路包括FPGA設(shè)計(jì)的多通道采樣控制器和相應(yīng)的通道選擇電路，A/D轉(zhuǎn)換電路，由于采樣音頻信號(hào)，所以需要設(shè)計(jì)音頻的放大和濾波電路。系統(tǒng)組成部分如圖2.1所示：信號(hào)1信號(hào)1控制控制采樣數(shù)字信號(hào)存儲(chǔ)輸出分通道選擇部分模擬信號(hào)輸入3總體方案設(shè)計(jì)與論證3.2方案比較4單元電路的設(shè)計(jì)(1腳)輸出信號(hào)(3腳)同相端輸入(5腳)同相端輸入(7腳)輸出信號(hào)(2腳)反相端輸入(4腳)負(fù)電源(6腳)反相端輸入(8腳)正電源(1)設(shè)計(jì)步驟16256 波輸人端 圖4.2低通濾波器電路圖輸入端(接低通輸入端(接低通濾波器輸出端)圖4.3高通濾波器電路圖AD7892是美國(guó)ANALOGDEVICE公司生產(chǎn)的具有采樣保護(hù)功能的逐次逼近式12位高圍為0～+2.5V,這兩種的采樣轉(zhuǎn)換速率均為500kSPS,AD7892-3的輸入信號(hào)范圍為①單電源工作(+5V); 基準(zhǔn)控制邏輯表4.1AD7892的管腳名稱及功能說(shuō)明名稱管腳類型功能說(shuō)明1電源電源：±5V±5%2I低電平時(shí)為睡眠狀態(tài)(功耗5mW),高電平時(shí)正常工作，一般應(yīng)用時(shí)接高電平3I模擬輸入2,對(duì)AD7892-2和AD7892-3,應(yīng)懸空或接AGND。對(duì)AD7892-1來(lái)說(shuō)，此引腳決定輸入信號(hào)(VIN1)的范圍，當(dāng)VIN2接AGND時(shí)，VIN1的范圍為±10V,接VIN1時(shí)，輸入信號(hào)范圍為±5V4I5內(nèi)部ADC基準(zhǔn)，2.5V輸出，也可通過(guò)該引腳輸入一個(gè)A/D轉(zhuǎn)換的外部基準(zhǔn)(2.5V),如果用內(nèi)部基準(zhǔn)，此引腳懸空，對(duì)外作為基準(zhǔn)時(shí)應(yīng)對(duì)AGND接一個(gè)0.1μF的瓷片電容67I低電平時(shí)為串行輸出，高電平時(shí)為并行輸出作時(shí)，15腳(SDATA)為串行數(shù)據(jù)輸出腳，16位的16腳(SCLK)為串行輸出的時(shí)鐘輸入端17腳(RFS)為測(cè)試腳，正常工作時(shí)應(yīng)接低電平數(shù)字地，與外電路的數(shù)字地相連I和CS配合讀，使數(shù)據(jù)輸出I片選，低電平有效，可以一直有效0低電平脈沖I持器保持開始轉(zhuǎn)換，應(yīng)加一個(gè)大于25ns的負(fù)脈沖來(lái)啟動(dòng)轉(zhuǎn)換(1)AD7892的并行輸出時(shí)序信號(hào)t1應(yīng)大于35ns,在上升沿，采樣保護(hù)器進(jìn)入保持狀態(tài)，并開始A/D轉(zhuǎn)換，轉(zhuǎn)換時(shí)腳輸出t2≈60ns的負(fù)脈沖以進(jìn)行中斷或數(shù)據(jù)鎖存，并在就是轉(zhuǎn)換一結(jié)束就開始下次采樣，采樣時(shí)間tACQ要大于等于200ns(AD7892-3)或400ns(AD7892-1,AD7892-2),當(dāng)轉(zhuǎn)換結(jié)束后(EOC的的時(shí)間，即可在DB0～DB11上獲得轉(zhuǎn)換后的12位數(shù)據(jù)，CS和一般的片選信號(hào)相同，可一直有效，外加RD的時(shí)間t5亦應(yīng)大于35ns。下次采樣和本次的輸出可同時(shí)進(jìn)行，所以最小的一次采樣轉(zhuǎn)換輸出時(shí)間對(duì)于AD7892-3來(lái)說(shuō)為1.47+0.2=1.67μs(600kSPS),t7≈5ns,t3、t4、t8可為零(此時(shí)t9=tACQ)。(2)轉(zhuǎn)換后的二進(jìn)制代碼3所列為AD7892-1和AD7892-3的輸入輸出代碼。表4.2AD7892-1,AD7892-輸出(12位)對(duì)于AD7892-1和AD7892-3,FSR為滿度范圍，如輸入為±10V,則FSR=20V,輸入出則從100…000→111…111→000…000→011…111變化。而對(duì)于AD7892-2,在輸入從0→+2.5V變化時(shí)，輸出則從全0→全1。4.2.2芯片應(yīng)用如圖4.7所示為AD7892應(yīng)用于采樣系統(tǒng)。目的是把音頻輸入模擬信號(hào)轉(zhuǎn)換為12位在此應(yīng)用中，將IN2接到AGND,IN1接音頻輸入信號(hào)，其輸入范圍為±10V,音頻信號(hào)經(jīng)過(guò)放大、濾波和AD7892的輸出信號(hào)為100…000~111…111,即從2048→4095,在D11反相后，在狀態(tài)機(jī)的第5個(gè)狀態(tài)鎖存器鎖存的數(shù)據(jù)為000…000→011…111,即從0→2047。由P/S選擇相應(yīng)的輸出模式輸出。電路中的CONV,EOC,CS,RD控制信本次畢業(yè)設(shè)計(jì)選用的FPGA芯片是ALTERA公司的ACEX1K系列的EP1K30TC144-3。在單一芯片上，EP1K30包括一個(gè)嵌入式陣列，這為設(shè)列和靈活的可編程邏輯。嵌入式陣列是由一系列嵌入式陣列塊(EAB)組成的，它能夠用來(lái)實(shí)現(xiàn)各種存儲(chǔ)器和復(fù)雜邏輯功能；該器件也提供多電壓I/0接口操作。它允許器件橋架在不同電壓工作的系統(tǒng)中。比如本次系統(tǒng)設(shè)計(jì)器件的I/0輸出就是2.5V,這樣不4.4.1EP1K30TC144-3芯有30000個(gè)典型門，最大的系統(tǒng)門可達(dá)119000個(gè)；1728個(gè)邏輯單元(LE);6個(gè)嵌入式陣列塊(EAB);高達(dá)49152位的內(nèi)部RAM(每個(gè)EAB有4096位),使得RAM并不影響或減少其他邏支持多電壓I/0接口，低功耗(維持狀態(tài)小于0.5mA);器件可在2.5V和3.3V電源電壓下工作；快速、可預(yù)測(cè)連線延時(shí)的快速通道(FastTrack)連續(xù)式布線結(jié)構(gòu)；(1)嵌入式陣列(2)邏輯陣列(3)快速通道(FastTrack)(4)I/0單元置有過(guò)載保護(hù)、安全區(qū)保護(hù)和多種保護(hù)電路。由于設(shè)計(jì)FPGA芯片的I/0口的引腳電壓設(shè)為2.5V,所以把LM317的電壓設(shè)計(jì)為2.5V為整個(gè)FPGA芯片提供工典型應(yīng)用電路如圖4.12所示：保證1.5A的輸出電流；可調(diào)整電壓輸出最低1.2V,最高可以調(diào)到37V;三端穩(wěn)壓器LM317在輸出和穩(wěn)壓器的末端提供一個(gè)內(nèi)部參考電壓1.25V,這樣就可V?=VREr(1+景)+IAp,R2式(3-1)器件設(shè)計(jì)IApr的最大值為100μA,這由于本設(shè)計(jì)需要2.5V的穩(wěn)定電壓，而VREF是1.25V,所以疑=1,讓R2=R1=240Ω即可達(dá)到輸出2.5V的電壓。FPGA配置可以用專門的編程設(shè)備，也可以使用下載電纜。如Altera的ByteBlaster(MV)下載電纜與表4.3:ByteBlaster(MV)下引腳123456789器件引腳 輸出配置數(shù)據(jù)輸出配置時(shí)鐘輸出器件復(fù)位腳(該信號(hào)線的上升沿使配置開始)狀態(tài)位(在配置完成后，該信號(hào)線為高)狀態(tài)位(如果該信號(hào)線為低，表明在配置過(guò)程中出現(xiàn)錯(cuò)誤，需重新配置)編程配置電路的設(shè)計(jì)圖入圖4.13所示：1.配置器件，如用EPC器件進(jìn)行配置；在這6種配置模式中，PS模式可以利用PC機(jī)通過(guò)ByteBlaster(MV)下載電纜Altera器件應(yīng)用ICR(電路可重配置)。在本次畢業(yè)設(shè)計(jì)中，選用第二種配置模式，即被動(dòng)串行模式，配置時(shí)序如圖4.14所示：正常工作狀用戶模式圖4.14PS配置時(shí)序圖周期的時(shí)鐘(具體周期數(shù)與DCLK的頻率有關(guān)),確保目標(biāo)芯片被正確初始化，進(jìn)入工作模式。由時(shí)序圖可以看出，在芯片配置之前和配置之后，nCONFIG,nSTATUS,CONF_DONE都是高電平，所以需要注意的是在配置電路的設(shè)計(jì)中需要在每個(gè)配置引腳上本次設(shè)計(jì)采用的EP1K30TC144-3是貼片式的封裝，引腳共有144個(gè)，所以對(duì)電路的設(shè)計(jì)有很大的要求，在設(shè)計(jì)電路中遇到很多麻煩，比如開始設(shè)計(jì)想通過(guò)布雙面板，但Protel的雙面板布線是以工業(yè)制板作為標(biāo)準(zhǔn)的，在自動(dòng)布線的時(shí)候，在芯片中間設(shè)計(jì)板抗干擾性能，所以選用20M的有源晶振，在布線的過(guò)程中，有源晶振離FPGA芯片距是應(yīng)該接地的。這一點(diǎn)要特別注意。比如此芯片上的CE(106腳)是應(yīng)該接地。4.4.6硬件電路設(shè)計(jì)技巧但如果是手工制板，那就在布線和I/0口的使用有很大的要求，特別是在本設(shè)計(jì)中，輸啟動(dòng)編譯仿真測(cè)試和波形分析輸入設(shè)計(jì)項(xiàng)目原建立波形仿真將設(shè)計(jì)項(xiàng)目設(shè)的3D功能讓您在加工印制版之前可以看到板的三維效果。增強(qiáng)的打印功能，使您可以原理圖設(shè)計(jì)系統(tǒng)(Designsystemofschematicdiagram),原理圖設(shè)計(jì)系統(tǒng)用于原理圖設(shè)計(jì)的AdvancedSchematic系統(tǒng)。印制電路板設(shè)計(jì)系統(tǒng)(Designsystemofprintingcircuitboard),印制電路板設(shè)計(jì)系統(tǒng)是用于電路設(shè)計(jì)的AdvancedPCB系統(tǒng)?？删幊踢壿嬙O(shè)計(jì)系統(tǒng)(Programmablelogicaldesignsystem),可編程邏輯設(shè)計(jì)6.1硬件電路的調(diào)試步驟6.1.1音頻放大部分調(diào)試大器電源的直流穩(wěn)壓電源。首先，給NE5532加上+12V的電源，使之工作起來(lái)，用萬(wàn)在輸入端輸入頻率為1KHz,幅度為300mV的正弦波，用示波器觀察輸出端的波形，可以看到輸出幅度為5.3V的正弦波，正弦波中包含了很多高頻干擾，這是由于周圍的干6.1.2濾波部分調(diào)試電源的直流穩(wěn)壓電源。首先，給LM324加上+12V的電源，使之工作起來(lái)，用萬(wàn)用表檢輸入1KHZ,300mv的正弦波信號(hào)，經(jīng)過(guò)音頻放大電路放大后得到的1KHZ,5.3V的正弦減少輸入信號(hào)的頻率到10HZ,可以看到當(dāng)頻率減到20HZ的時(shí)候，輸出信號(hào)的幅度逐漸變小，這表明高通濾波部分已實(shí)現(xiàn)其功能，濾掉小于20HZ的低頻干擾；然后慢慢增加減小，達(dá)到20KHZ,輸出信號(hào)幅度衰減到通帶內(nèi)的幅度的75%,大于20KZ后，輸出幅度法承受這個(gè)電壓就會(huì)燒掉整塊FPGA芯片。在后面的畢業(yè)設(shè)計(jì)中發(fā)現(xiàn)，在用LM317的時(shí)輸出電壓隨溫度的變化而變化，所以換下可調(diào)電阻，用一個(gè)固定240Ω代替它，這樣就這部分調(diào)試是整個(gè)調(diào)試的主體，包括對(duì)有源晶振的調(diào)試，配置電路的調(diào)試。在MAX+PlusⅡ中寫一個(gè)小程序，選擇器件和鎖定引接PC機(jī)上的打印并行口和硬件電路板上的下載口，在配置即將結(jié)束的時(shí)候彈出配置失片的第二個(gè)引腳CONFING_DONE會(huì)跳回高電平，而硬件上的一直是低電平，經(jīng)過(guò)了解，是應(yīng)該在引腳上加一個(gè)1K的上拉電阻，這樣在配置結(jié)束后就會(huì)變成高電平。加上拉電阻后還是出現(xiàn)同樣的問(wèn)題，查閱相關(guān)資料后知道，芯片的CE引腳是應(yīng)該接地的，PS用示波器檢查配置時(shí)候的5個(gè)引腳的波形符合配置時(shí)序圖。這樣就解決了芯片無(wú)法配置將實(shí)現(xiàn)AD采樣的狀態(tài)機(jī)程序單獨(dú)寫成一個(gè)文件，選擇器件和鎖定引腳后，配置到丟失現(xiàn)象，導(dǎo)致AD無(wú)限期等待采樣開始信號(hào)CONV,而狀態(tài)機(jī)又無(wú)限期等待采樣結(jié)束信6.2聯(lián)機(jī)調(diào)試下載電纜。按照?qǐng)D2.1中各模塊連接順序連接好整個(gè)采樣系統(tǒng)，分別接上±12V的