EDA技術(shù)項(xiàng)目教程-基于VHDL與FPGA .習(xí)題答案

PAGEPAGE8部分習(xí)題答案項(xiàng)目11．（1）CADESDA（2）復(fù)雜可編程邏輯器件現(xiàn)場(chǎng)可編程門陣列片上系統(tǒng)（3）VHDLVerilog-HDL（4）自動(dòng)選擇（5）編譯（6）設(shè)計(jì)輸入設(shè)計(jì)校驗(yàn)（7）管腳鎖定（8）原理圖輸入法文本輸入法（9）前仿真（10）后仿真2．（1）C（2）A（3）B（4）B（5）A（6）B（7）D（8）A（9）B（10）B3．（1）×（2）√（3）√（4）×（5）√（6）×（7）×5．4位奇檢驗(yàn)器6．三人表決器的邏輯表達(dá)式：。原理圖如圖D-1所示。圖D-1三人表決器原理圖7．供電控制電路的邏輯表達(dá)式：。原理圖如圖D-2所示。圖D-2供電控制電路原理圖8．2位二進(jìn)制數(shù)據(jù)的大小比較器原理圖如圖D-3所示。圖D-32位二進(jìn)制數(shù)據(jù)的大小比較器原理圖項(xiàng)目2（1）FPGA（2）不會(huì)丟失會(huì)丟失（3）可編程邏輯器件（4）反熔絲靜態(tài)存儲(chǔ)器（5）bsf（6）零最大值最大值2．（1）D（2）D（3）C（4）C（5）C4．電路實(shí)現(xiàn)的邏輯功能是“4選1”數(shù)據(jù)選擇器，其中A1和A0為數(shù)據(jù)選擇端、D0~D3為數(shù)據(jù)輸入端、Y為數(shù)據(jù)輸出端。5．邏輯功能是1位二進(jìn)制數(shù)據(jù)全減器。6．邏輯表達(dá)：項(xiàng)目31．（1）實(shí)體結(jié)構(gòu)體程序包實(shí)體結(jié)構(gòu)體（2）IEEE（3）結(jié)構(gòu)行為（4）INOUTINOUTBUFFER（5）單引號(hào)（6）字母（7）常量變量信號(hào)（8）局部量（9）選擇器（10）編碼普通優(yōu)先2．（1）D（2）D（3）A（4）D（5）A（6）D（7）C（8）D（9）C（10）B4．（1）ENTITYARCHITECTURE（2）1SEL"11"5．程序設(shè)計(jì)的是“8選1”數(shù)據(jù)選擇器，其中d7~d0為數(shù)據(jù)輸入端、s2~s0為數(shù)據(jù)選擇端、y為數(shù)據(jù)輸出端。當(dāng)s2s1s0=000時(shí)，d0數(shù)據(jù)被選中，輸出y=d0；當(dāng)s2s1s0=001時(shí)，d1數(shù)據(jù)被選中，輸出y=d1；依此類推。6．參考程序如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYlogicfISPORT（a,b,c,d:INSTDLOGIC;y:OUTSTDLOGIC）;ENDlogicf;ARCHITECTUREdeOFlogicfISBEGINy<=(aANDb)OR（cXORd）;ENDde;項(xiàng)目4（1）并行（2）在其范圍內(nèi)（3）陰極（4）低電平高電平（5）視覺(jué)暫留（1）A（2）C（3）B（4）A（5）B3．存在的錯(cuò)誤：（1）缺少STD_LOGIC_UNSIGNED程序包；（2）q:OUTBIT_VECTOR(7DOWNTO0););第一個(gè);多余；（3）PROCESS中缺少BEGIN（4）缺少ENDIF;語(yǔ)句4．程序設(shè)計(jì)的是4位二進(jìn)制數(shù)據(jù)大小比較器，其中A和B是2個(gè)4位二進(jìn)制數(shù)據(jù)，當(dāng)A>B時(shí)，輸出端GT=1；A<B時(shí)，輸出端LT=1；A=B時(shí)，輸出端EQ=1。5．設(shè)4位BCD碼輸入端為D、7位輸出端為S，實(shí)體名為SDISP。參考程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSDISPISPORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDSDISP;ARCHITECTUREAOFSDISPISBEGINPROCESS(D)BEGINCASEDISWHEN"0000"=>S<="1111110";--0WHEN"0001"=>S<="0110000";--1WHEN"0010"=>S<="1101101";--2WHEN"0011"=>S<="1111001";--3WHEN"0100"=>S<="0110011";--4WHEN"0101"=>S<="1011011";--5WHEN"0110"=>S<="1011111";--6WHEN"0111"=>S<="1110000";--7WHEN"1000"=>S<="1111111";--8WHEN"1001"=>S<="1111011";--9WHEN"1010"=>S<="1110111";--AWHEN"1011"=>S<="0011111";--bWHEN"1100"=>S<="1001110";--CWHEN"1101"=>S<="0111101";--dWHEN"1110"=>S<="1001111";--EWHEN"1111"=>S<="1000111";--FWHENOTHERS=>S<="0000000";ENDCASE;ENDPROCESS;ENDA;設(shè)譯碼輸入端為d、使能端為g1、g2和g3，譯碼輸出端為y，實(shí)體名為decode38。參考程序如下。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYdecode38ISPORT（g1，g2，g3：INSTD_LOGIC；d：INSTD_LOGIC_VECTOR（2DOWNTO0）；y：OUTSTD_LOGIC_VECTOR（7DOWNTO0））；ENDdecode38；ARCHITECTUREaOFdecode38ISBEGINPROCESS（d，g1，g2，g3）BEGINIF（g1='1'ANDg2='0'ANDg3='0'）THENCASEdISWHEN"000"=>y<="11111110"；WHEN"001"=>y<="11111101"；WHEN"010"=>y<="11111011"；WHEN"011"=>y<="11110111"；WHEN"100"=>y<="11101111"；WHEN"101"=>y<="11011111"；WHEN"110"=>y<="10111111"；WHEN"111"=>y<="01111111"；WHENOTHERS=>y<="11111111"；--其他情況輸出全1ENDCASE；ELSEy<="11111111"；ENDIF；ENDPROCESS；ENDa；7．設(shè)時(shí)鐘脈沖輸入端為CLK、異步清零端為CLR、同步置數(shù)端為L(zhǎng)DN、計(jì)數(shù)使能端為EN、置數(shù)數(shù)據(jù)輸入端為D、計(jì)數(shù)輸出端為Q、進(jìn)位端為COUT，實(shí)體名為CNT6。參考程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT6ISPORT(CLK,CLRN,ENA,LDN:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(3DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);--進(jìn)位端ENDCNT6;ARCHITECTUREoneOFCNT6ISSIGNALTEMPQ:STD_LOGIC_VECTOR(3DOWNTO0):="0000";BEGINPROCESS(CLK,CLRN,ENA,LDN)BEGINIFCLRN='0'THENTEMPQ<="0000";ELSIFCLK'EVENTANDCLK='1'THENIFLDN='0'THENTEMPQ<=D;ELSEIFENA='1'THENIFTEMPQ<5THENTEMPQ<=TEMPQ+1;ELSETEMPQ<="0000";ENDIF;ENDIF;ENDIF;ENDIF;Q<=TEMPQ;ENDPROCESS;COUT<=NOT(TEMPQ(0)ANDTEMPQ(2));ENDone;8．設(shè)時(shí)鐘脈沖輸入端為CLK、按鍵輸入端KEYIN、掃描信號(hào)輸入端為SCAN、數(shù)字按鍵輸出端為DATAOUT、功能按鍵輸出端為FUNOUT，實(shí)體名為SCANJP44。參考程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSCANJP44ISPORT(CLK:INSTD_LOGIC;KEYIN:INSTD_LOGIC_VECTOR(3DOWNTO0);--譯碼線輸入端SCAN:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--掃描線輸出端DATAOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--數(shù)字按鍵輸出FUNOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));--功能按鍵輸出ENDENTITYSCANJP44;ARCHITECTUREARTOFSCANJP44ISSIGNALCNT:STD_LOGIC_VECTOR(1DOWNTO0);SIGNALD,F:STD_LOGIC_VECTOR(3DOWNTO0);--數(shù)字、功能按鍵譯碼值寄存器SIGNALZ:STD_LOGIC_VECTOR(5DOWNTO0);--掃描得到的鍵碼BEGINPROCESS(CLK)--產(chǎn)生掃描信號(hào)CNTBEGINIFCLK'EVENTANDCLK='1'THENIFCNT="11"THENCNT<="00";ELSECNT<=CNT+'1';ENDIF;ENDIF;ENDPROCESS;SCAN<="1110"WHENCNT="00"ELSE"1101"WHENCNT="01"ELSE"1011"WHENCNT="10"ELSE"0111"WHENCNT="11"ELSE"1111";PROCESS(CLK,CNT,KEYIN)BEGINZ<=CNT&KEYIN;--連接掃描信號(hào)和譯碼信號(hào)--數(shù)字按鍵譯碼IFCLK'EVENTANDCLK='1'THENCASEZISWHEN"001011"=>D<="0000";--0WHEN"110111"=>D<="0001";--1WHEN"111011"=>D<="0010";--2WHEN"111101"=>D<="0011";--3WHEN"100111"=>D<="0100";--4WHEN"101011"=>D<="0101";--5WHEN"101101"=>D<="0110";--6WHEN"010111"=>D<="0111";--7WHEN"011011"=>D<="1000";--8WHEN"011101"=>D<="1001";--9WHENOTHERS=>D<="1111";ENDCASE;ENDIF;--功能按鍵譯碼IFCLK'EVENTANDCLK='1'THENCASEZISWHEN"111110"=>F<="0000";--功能鍵F0WHEN"101110"=>F<="0001";--功能鍵F1WHEN"011110"=>F<="0010";--功能鍵F2WHEN"001110"=>F<="0011";--功能鍵F3WHEN"001101"=>F<="0100";--功能鍵F4WHEN"000111"=>F<="0101";--功能鍵F5WHENOTHERS=>F<="1111";ENDCASE;ENDIF;ENDPROCESS;DATAOUT<=D;--連接管腳FUNOUT<=F;ENDARCHITECTUREART;項(xiàng)目51．（1）偶數(shù)分頻半整數(shù)分頻（2）二進(jìn)制移位寄存器（3）高阻狀態(tài)循環(huán)左移循環(huán)右移（5）并行語(yǔ)句（6）位置映射名稱映射（7）共陽(yáng)極共陰極（8）取字模3．BEGINk='1'tmp<=NOTtmpENDIF4．設(shè)時(shí)鐘脈沖輸入端為CLK、復(fù)位端為CLR、輸出選擇端為CHOSE、輸出端口為CLKOUT、文件名為SXBLOCK。設(shè)CHOSE=0時(shí)，輸出6分頻；CHOSE=1時(shí)，輸出4分頻。參考程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSXBLOCKISPORT(CHOSE:INSTD_LOGIC;CLR,CLK:INSTD_LOGIC;CLKOUT:OUTSTD_LOGIC);ENDENTITYSXBLOCK;ARCHITECTUREARTOFSXBLOCKISSIGNALTEMPCLK:STD_LOGIC;BEGINPROCESS(CLK,CLR,CHOSE)ISVARIABLETEMP:STD_LOGIC_VECTOR(2DOWNTO0);BEGINIFCLR='1'THENTEMPCLK<='0';TEMP:="000";ELSIFRISING_EDGE(CLK)THENIFCHOSE='1'THENIFTEMP="001"THEN--計(jì)數(shù)到（N／2）-1（N=4）就清零TEMP:="000";TEMPCLK<=NOTTEMPCLK;ELSETEMP:=TEMP+'1';ENDIF;ELSEIFTEMP="010"THEN--計(jì)數(shù)到（N／2）-1（N=6）就清零TEMP:="000";TEMPCLK<=NOTTEMPCLK;ELSETEMP:=TEMP+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;CLKOUT<=TEMPCLK;ENDARCHITECTUREART;參考程序如下。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYcomjkISPORT(mj,mk,mCLK,mclr,mprn,men:INSTD_LOGIC;mq:OUTSTD_LOGIC);ENDcomjk;ARCHITECTUREaOFcomjkISCOMPONENTjkffe--元件聲明語(yǔ)句PORT(j,k,clrn,prn,ena:INSTD_LOGIC;CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDCOMPONENT;BEGINexam:JKFFEPORTMAP(j=>mj,k=>mk,CLK=>mCLK,clrn=>mclr,prn=>mprn,ena=>men,q=>mq);ENDa;項(xiàng)目61．（1）順序語(yǔ)句進(jìn)程（2）函數(shù)（3）包首包體（4）結(jié)構(gòu)體程序包順序語(yǔ)句取值范圍（6）未知已知（7）存儲(chǔ)器（8）數(shù)量位數(shù)（9）隊(duì)列式讀寫（10）ROM2．程序設(shè)計(jì)的是8個(gè)二輸入端與門電路，其中ABIN7~ABIN0和DIN7~DIN0為8個(gè)與門的輸入端、DOUT7~DOUT0為輸出端。3．參考程序如下。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYOJIAOYANISPORT（a：INSTD_LOGIC_VECTOR（4DOWNTO0）；y：OUTSTD_LOGIC）；ENDOJIAOYAN；ARCHITECTUREOUOFOJIAOYANISBEGINabc：PROCESS（a）VARIABLEtmp：STD_LOGIC；--tmp為局部變量，只能在進(jìn)程中定義BEGINtmp：='1'；FORiIN0TO4LOOP--循環(huán)變量i由循環(huán)語(yǔ)句自動(dòng)定義tmp：=tmpXORa（i）；ENDLOOP；--缺省了循環(huán)標(biāo)號(hào)y<=tmp；ENDPROCESSabc；ENDOU；4．設(shè)數(shù)據(jù)輸入端為DATAIN、數(shù)據(jù)輸出端為DATAOUT、讀地址為RADDR、寫地址為WADDR、讀控制線為RE、寫控制線為WE，實(shí)體名為SRAM16