計算機組成原理第四版課件第三章內(nèi)部存儲器

第三本佝郡腐儲密

3.1存儲器概述

3.2SRAM存儲器

3.3DRAM存儲器

3.4只讀存儲器和閃速存儲器

3.5并行存儲器

3.6Cache存儲器

3」存儲器概述：：

一、分類

?按存儲介質(zhì)分類：磁表面/半導(dǎo)體存儲器

?按存取方式分類：隨機/順序存?。ù艓В?/p>

?按讀寫功能分類：ROM,RAM

?RAM：雙極型/MOS

?ROM：MROM/PROM/EPROM/EEPROM

?按信息的可保存性分類：永久性和非永久性的

?按存儲器系統(tǒng)中的作用分類：主/輔/緩/控

2

3」存儲器概述：：

二、存儲器分級結(jié)構(gòu)

1、目前存儲器的特點是：

?速度快的存儲器價格貴，容量??；

?價格低的存儲器速度慢，容量大。

在計算機存儲器體系結(jié)構(gòu)設(shè)計時，我們希

望存儲器系統(tǒng)的性能高、價格低，那么在存儲

器系統(tǒng)設(shè)計時，應(yīng)當在存儲器容量，速度和價

格方面的因素作折中考慮，建立了分層次的存

儲器體系結(jié)構(gòu)如下圖所示。

3

3.1.2存儲器分級結(jié)構(gòu)

2、分級結(jié)構(gòu)

?高速緩沖存儲器簡稱cache,它

是計算機系統(tǒng)中的一個高速小

容量半導(dǎo)體存儲器。

?主存儲器簡稱主存，是計算機

系統(tǒng)的主要存儲器，用來存放

計算機運行期間的大量程序和

數(shù)據(jù)。

?外存儲器簡稱外存，它是大容

量輔助存儲器。

4

3.1.2存儲器分級結(jié)構(gòu)

?分層存儲器系統(tǒng)之間的連接關(guān)系

3.1.3主存儲器的技術(shù)指標：：：

?字存儲單元：存放一個機器字的存儲單元，相應(yīng)的4元

地址叫字地址。

?字節(jié)存儲單元：存放一個字節(jié)的單元，相應(yīng)的地址稱為

字節(jié)地址。

?存儲容量：指一個存儲器中可以容納的存儲單元總數(shù)。

存儲容量越大，能存儲的信息就越多。

?存取時間又稱存儲器訪問時間：指一次讀操作命令發(fā)出

到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時間。

通常取寫操作時間等于讀操作時間，故稱為存儲器存取

時間。

?存儲周期：指連續(xù)啟動兩次讀操作所需間隔的最小時間。

通常，存儲周期略大于存取時間，其時間單位為ns。

?存儲器帶寬：單位時間里存儲器所存取的信息量，通常

以位/秒或字節(jié)/秒做度量單位。6

3.2SRAM存儲器?

?主存(內(nèi)部存儲器)是半導(dǎo)體存儲器。根據(jù)信

息存儲的機理不同可以分為兩類：

?靜態(tài)讀寫存儲器(SRAM)：存取速度快

?動態(tài)讀寫存儲器(DRAM)：存儲容量不如DRAM大。

7

3.2SRAM存儲器

、基本的靜態(tài)存儲元陣列

、存儲位元（行線）選擇線

1選擇線0存儲位元

-AA

2、三組信號線選擇線I

地

地^5^5^5數(shù)據(jù)入

址

址

譯選擇線2數(shù)據(jù)出

?地址線線

碼.=5=5=5=5

?數(shù)據(jù)線器

行線選擇線64

3

列線

?控制線控制線數(shù)據(jù)輸入/輸出

緩沖與控制

數(shù)據(jù)線1/0。I/O,I/O,I/O,

8

3.2SRAM存儲器

二、基本的SRAM邏

輯結(jié)構(gòu)

RM

ANK

A爻

.X8

A.

?SRAM芯大多采用A.

行A.

譯A.

雙譯碼方式，以便碼A.V

A.V

A。V

.麗

AV

.V

組織更大的存儲容A.

V

4.

4V

輸入II/O.V

4

控制列譯碼

量。采用了二級譯輸

TOW%

出'

數(shù)

據(jù)

碼：將地址分成xA&A?)AAA|2AI3AHCS-

10uVE-

一

向、y向兩部分如鋁心

隙微沖器

圖所示。(a)(b)

9

3.2SRAM存儲器?：

?存儲體(256X128X8)

?通常把各個字的同一個字的同一位集成在一個芯

片(32KX1)中，32K位排成256X128的矩陣。

8個片子就可以構(gòu)成32KB。

?地址譯碼器

?采用雙譯碼的方式(減少選擇線的數(shù)目)。

?A0?A7為行地址譯碼線

?A8?A14為列地址譯碼線

10

3.2SRAM存儲器

?讀與寫的互鎖邏輯

控制信號中CS是片選信號，

CS有效時（低電平），門G1、G2

均被打開。0E為讀出使能信號，

0E有效時（低電平），門G2開啟，

當寫命令WE=1時（高電平），門

G1關(guān)閉，存儲器進行讀操作。寫操

作時，WE=O,門G1開啟，門G2

關(guān)閉。注意，門G1和G2是互鎖的，

一個開啟時另一個必定關(guān)閉，這樣

保證了讀時不寫，寫時不讀。

11

3.2SRAM存儲器|一

地址"'*

有效地址

I

三、存儲器的讀寫周期CS

0E

?讀周期

I/O數(shù)據(jù)（出）

〈X有效數(shù)據(jù)）—

?讀出時間Taq

（a）讀周期（砥高）

?讀周期時間Tre一--

有效地址

地址二XXZ

I

?寫周期CS

?寫周期時間TweWE

?寫時間

twdI/O數(shù)據(jù)（入）I有效數(shù)據(jù)

II

?存取周期（b）寫周期（而低）

?讀周期時間Tre二寫時間twd

12

例1P70：圖3.5(a)是SRA的寫入時序圖。其中R/W是

讀/寫命令控制線，當R/W線為低電平時，存儲器按

給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存儲器。請指出圖

3.5(a)寫入時序中的錯誤，并畫出正確的寫入時序圖。

地址①X②

地址

數(shù)據(jù)

CS

R/W

(b)正確時序

解：點擊上圖

13

3.3DRAM存儲器::

一、DRAM存儲位元的記憶原理

SRAM存儲器的存儲位元是一個觸發(fā)器，

它具有兩個穩(wěn)定的狀態(tài)。而DRAM存儲器的存

儲位元是由一個MOS晶體管和電容器組成的

記憶電路，如圖3.6所示。

14

3.3DRAM存儲器

:列線

刷新緩沖器列線

低低

刷新刷新

高高

行線j^ON行線

輸出緩沖器

/讀放7>

2）仃Rxrr

低低

RIW■RIW

高高

%AN

輸入緩沖器位線位線

⑶寫1到存儲位元(b)寫0到存儲位元

列線

低

刷新

高

行線

高

D°irr

高

R/W高

位線

(C)從存儲位元讀出1(d)刷新存儲位元的1

IO

3.3DRAM存儲器

二、DRAM芯片的邏輯結(jié)構(gòu)

下面我們通過一個例子來看一下動態(tài)存儲器的邏輯結(jié)構(gòu)如圖。

黑y就星蒲臂畀朦黑型替聲低⑥個電

圖3.7(b)是該芯片的邏輯結(jié)構(gòu)圖。與SRAM不同的是：

(1)增加了行地址鎖存器和列地址鎖存器。由于DRAM存儲器

容量很大，地址線寬度相應(yīng)要增加，這勢必增加芯片地址線

的管腳數(shù)目。為避免這種情況，采取的辦法是分時傳送地址

碼。若地址總線寬度為10位，先傳送地址碼A0?A9,由行

選通信號RAS打入到行地址鎖存器；然后傳送地址碼A10?

A19,由列選通信號CRS打入到列地址鎖存器。芯片內(nèi)部兩

部分合起來，地址線寬度達20位，存儲容量為1MX4位。

(2)增加了刷新計數(shù)器和相應(yīng)的控制電路。DRAM讀出后必須刷

新，而未讀寫的存儲元也要定期刷新，而且要按行刷新，所以

刷新計數(shù)器的長度等于行地址鎖存器。刷新操作與讀/寫操作是

交替進行的，所以通過2選1多路開關(guān)來提供刷新行地址或正常

讀/寫的行地址。

16

????

3.3DRAM存儲器???

j

刷新控制刷新10

一

Vcc—與定時計數(shù)器2選1

24I——地行

10存儲陣列

D1-M譯

A2231024x1024

U碼

D2V34Mx42210x4位

行地址X

WE-地址線=*

421I-*—CAS鎖存器

RAS-520H-OEAQA]…A；；/

AgA]]…A|91024

NC_619H—A9I2

A10-A718I-*—A81

DRAM

A0-2

817H—A7AIO-A10列

I9列地址

A1-^=>=/>譯輸入/輸出緩沖器

916I-*—A6鎖存器

碼與讀出放大器

A2_1015H—A5

A3.1114—A4

1024

Vcc—1213I——地-

CAS??―~r

RAS------------RiwE

(a)管腳圖(b)邏輯結(jié)構(gòu)圖

17

3.3DRAM存儲器

三、讀/寫周期

?讀周期、寫周期的定義是從行選通信號RAS下

降沿開始，到下一個RAS信號的下降沿為止的

時間，也就是連續(xù)兩個讀周期的時間間隔。通

常為控制方便，讀周期和寫周期時間相等。

18

3.3DRAM存儲器

讀周期------------寫周期-----------

_______L1__-_--_-_--_-_--_-_-----_-_-___________________J產(chǎn)

地址-X；行地址X列地址Xj地址—X:行地址X列地址X:

麗\/1標\______/

CAS\______/\_CAS\/

R/W/\_R!W___________________\]

數(shù)據(jù)/---------\數(shù)據(jù)/\

D-------------------------------------------(有效數(shù)據(jù)》

Dom--------------------------------（有效數(shù)據(jù)Y-w

⑶讀周期(b)寫周期

3.3DRAM存儲器：：

四、刷新周期

?刷新周期：DRAM存儲位元是基于電容器上的

電荷量存儲，這個電荷量隨著時間和溫度而減

少，因此必須定期地刷新，以保持它們原來記

憶的正確信息。

?刷新操作有兩種刷新方式：

?集中式刷新:DRAM的所有行在每一個刷新周

期中都被刷新。

例如刷新周期為8ms的內(nèi)存來說，所有行的集中式刷新必須每隔8ms進行一次。

為此將8ms時間分為兩部分：前一段時間進行正常的讀/寫操作，后一段時間

（8ms至正常讀/寫周期時間）做為集中刷新操作時間。

?分散式刷新:每一行的刷新插入到正常的讀/

寫周期之中。

例如p72圖3.7所示的DRAM有1024行，如果刷新周期為8ms,則每一行必須每隔

8ms4-1024=7.6us進行一次。

20

3.3DRAM存儲器

五、存儲器容量的擴充

1、字長位數(shù)擴展

給定的芯片字長位數(shù)較短，不滿足設(shè)計要求的存

儲器字長，此時需要用多片給定芯片擴展字長位數(shù)。

三組信號線中，地址線和控制線公用而數(shù)據(jù)線單獨分

開連接。

d二設(shè)計要求的存儲器容量/選擇芯片存儲器容量

［例2］利用1MX4位的SRAM芯片，設(shè)計一個存儲容量

為1MX8位的SRAM存儲器。

解：所需芯片數(shù)量二(1MX8)/(1MX4)=2片

3.3DRAM存儲器t：

2、字存儲容量擴展

?給定的芯片存儲容量較?。ㄗ謹?shù)少），不滿足設(shè)計要

求的總存儲容量，此時需要用多片給定芯片來擴展字

數(shù)。三組信號組中給定芯片的地址總線和數(shù)據(jù)總線公

用，控制總線中R/W公用，使能端EN不能公用，它

由地址總線的高位段譯碼來決定片選信號。所需芯片

數(shù)仍由（d二設(shè)計要求的存儲器容量/選擇芯片存儲器

容量）決定。

［例3］利用1MX8位的DRAM芯片設(shè)計2MX8位的DRAM存儲

器

解：所需芯片數(shù)d=(2MX8)/(1MX8)=2(片)

22

3.3DRAM存儲器

3、存儲器模塊條

?存儲器通常以插槽用模塊條形式供應(yīng)市場。這種模塊

條常稱為內(nèi)存條，它們是在一個條狀形的小印制電路

板上，用一定數(shù)量的存儲器芯片，組成一個存儲容量

固定的存儲模塊。如圖所示。

?內(nèi)存條有30腳、72腳、100腳、144腳、168腳等多種

形式。

?30腳內(nèi)存條設(shè)計成8位數(shù)據(jù)線，存儲容量從256KB?32MB。

?72腳內(nèi)存條設(shè)計成32位數(shù)據(jù)總線

?100腳以上內(nèi)存條既用于32位數(shù)據(jù)總線又用于64位數(shù)據(jù)總線,

存儲容量從4MB?512MB。

23

3.3DRAM存儲器

六、高級的DRAM結(jié)構(gòu)

?FPMDRAM：快速頁模式動態(tài)存儲器，它是根據(jù)程

序的局部性原理來實現(xiàn)的。讀周期和寫周期中，為了

尋找一個確定的存儲單元地址，首先由低電平的行選

通信號RAS確定行地址，然后由低電平的列選信號

CAS確定列地址。下一次尋找操作，也是由RAS選定

行地址，CAS選定列地址，依此類推，如下圖所示。

RAS\/~

CAS\/\/\[_

〈列地址〉地址〉V列地址

地址

K列地址〉

數(shù)據(jù)輸出

D,,,|

{,,…—dD-24

???

3.3DRAM存儲器

?CDRAM帶高速緩沖存儲器（cache）的動態(tài)存儲罐,

它是在通常的DRAM芯片內(nèi)又集成了一個小容量的

SRAM,從而使DRAM芯片的性能得到顯著改進。如

圖所示出1MX4位CDRAM芯片的結(jié)構(gòu)框圖，其中

SRAM為512X4位。

I/O控制

和

數(shù)據(jù)

鎖存器

片

讀

寫

選

命

命

中

令

令

25

3.3DRAM存儲器

?SDRAM同步型動態(tài)存儲器。計算機系統(tǒng)中的

CPU使用的是系統(tǒng)時鐘，SDRAM的操作要求

與系統(tǒng)時鐘相同步，在系統(tǒng)時鐘的控制下從

CPU獲得地址、數(shù)據(jù)和控制信息。換句話說，

它與CPU的數(shù)據(jù)交換同步于外部的系統(tǒng)時鐘信

號，并且以CPU/存儲器總線的最高速度運行，

而不需要插入箜待狀態(tài)。其原理和時序關(guān)系見

下一頁圖和動畫。

26

CKE?CKE緩沖器

列譯碼列譯碼

CLK-CLK緩沖器存儲體

行

行存儲體0I

譯

譯2M乂8位2M乂8位

碼

Ao碼

A-DRAMDRAM

A2

A3

A4地讀放讀放

A5址

A6

A7緩

A8沖

9器

A數(shù)

數(shù)DQ

—控制信二

AI據(jù)DQ

2號產(chǎn)生據(jù)

AI控DQ

3電路DQ

三

A10制

1/0緩1DQ

AI電DQ

沖

路DQ

三DQ

模式寄存㈱器

列

地址

愉所

計

數(shù)器

數(shù)器T1

列譯碼列譯碼

命-

令

行

?行存儲體2存儲體3

譯

譯

譯2M*8位2Mx8位

碼

碼

碼

DRAMDRAM

讀放

(a)SDRAM內(nèi)部結(jié)構(gòu)

時鐘

CLK

讀寫

命令讀A>—<NOPNOP

(卜輸出鄧|輸出面后輸出》

數(shù)據(jù)線

(b)SDRAM讀操作時序(猝發(fā)長度=4淑延時=2)

3.3DRAM存儲器

[例4]CDRAM內(nèi)存條組成實例。

一片CDRAM的容量為1MX4位，8片這樣

的芯片可組成1MX32位4MB的存儲模塊，其

組成如下圖所示。

-—行地址11位一一列地址9位一

AABErB&

u22A2IA”AK>A]

存儲地址（24位）塊（2位）塊內(nèi)字地址（20位）字節(jié)允許!

數(shù)據(jù)總線（32位）28

???

3.3DRAM存儲器

七、DRAM主存讀/寫的正確性校驗

DRAM通常用做主存儲器，其讀寫操作的

正確性與可靠性至關(guān)重要。為此除了正常的數(shù)

據(jù)位寬度，還增加了附加位，用于讀/寫操作

正確性校驗。增加的附加位也要同數(shù)據(jù)位一起

寫入DRAM中保存。其原理如圖所示。

出錯信號

數(shù)據(jù)輸出

<m

數(shù)據(jù)輸入

比

存=^=>

較

儲

器

*k淵

29

3.4只讀存儲器和閃速存儲器:

一、只讀存儲器

ROM叫做只讀存儲器。顧名思義，只讀的意思

是在它工作時只能讀出，不能寫入。然而其中存儲的

原始數(shù)據(jù)，必須在它工作以前寫入。只讀存儲器由于

工作可靠，保密性強，在計算機系統(tǒng)中得到廣泛的應(yīng)

用。主要有兩類：

?掩模ROM：掩模ROM實際上是一個存儲內(nèi)容固定的ROM,

由生產(chǎn)廠家提供產(chǎn)品。

?可編程ROM：用戶后寫入內(nèi)容，有些可以多次寫入。

一次性編程的PROM

多次編程的EPROM和E2PROM。

30

3.4只讀存儲器和閃速存儲器

1、掩模ROM掩模ROM的陣列結(jié)構(gòu)和存儲元

—

地

址2

輸

入4

線

8

數(shù)據(jù)輸出線

31

3.4只讀存儲器和閃速存儲器

2、掩模ROM的邏輯符號和內(nèi)部邏輯框圖

存儲陣列

行

行

譯

地

地

碼32行x8列

數(shù)

a址

址

器

據(jù)

輸a

輸x4位

入

a出

線

a線