《基于FPGA的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)》課件第8章

第8章在線邏輯分析技術(shù)8.1JTAG邊界掃描測試8.2在線邏輯分析儀ChipScopePro概述8.3在線邏輯分析儀ChipScopePro的使用小結(jié)實(shí)驗(yàn)項(xiàng)目 8.1JTAG邊界掃描測試

當(dāng)今電子制造商正面臨著越來越大地要求降低成本、提高質(zhì)量及縮短面市時(shí)間的壓力，他們采用的電路板越來越密、器件越來越復(fù)雜、電路性能要求也越來越苛刻，這一切直接導(dǎo)致了電子器件的生產(chǎn)商和電子產(chǎn)品的制造商都在傾向于采用最新的器件技術(shù)，如GA、CSP、TCP等更小的封裝，以采用更小的體積而提供更強(qiáng)的功能，同時(shí)降低了成本。但是隨之而來的接入問題卻日益成為測試的巨大障礙。為了解決此類問題，IEEE1149.1——邊界掃描測試BST(BoundaryScanTest)技術(shù)應(yīng)運(yùn)而生。當(dāng)今電子制造商正面臨著越來越大地要求降低成本、提高質(zhì)量及縮短面市時(shí)間的壓力，他們采用的電路板越來越密、器件越來越復(fù)雜、電路性能要求也越來越苛刻，這一切直接導(dǎo)致了電子器件的生產(chǎn)商和電子產(chǎn)品的制造商都在傾向于采用最新的器件技術(shù)，如GA、CSP、TCP等更小的封裝，以采用更小的體積而提供更強(qiáng)的功能，同時(shí)降低了成本。但是隨之而來的接入問題卻日益成為測試的巨大障礙。為了解決此類問題，IEEE1149.1——邊界掃描測試BST(BoundaryScanTest)技術(shù)應(yīng)運(yùn)而生。

在20世紀(jì)80年代，聯(lián)合測試行動(dòng)小組JTAG(JointTestActionGroup)開發(fā)了IEEE1149.1(JTAG)邊界掃描測試技術(shù)規(guī)范，該規(guī)范提供了有效的測試引線間隔致密的電路板上的集成電路芯片的能力，主要用于芯片測試和配置等功能。大多數(shù)的FPGA廠家遵守IEEE規(guī)范，并為輸入引腳、輸出引腳和專用配置引腳提供邊界掃描測試能力。

JTAG最初用于芯片功能的測試，其工作原理是在器件內(nèi)部定義一個(gè)測試訪問端口(TestAccessPort，TAP)，通過專用的JTAG測試工具對內(nèi)部節(jié)點(diǎn)進(jìn)行測試和調(diào)試。TAP是一個(gè)通用的端口，外部控制器通過TAP可以訪問芯片提供的所有數(shù)據(jù)寄存器和指令寄存器?，F(xiàn)在JTAG接口還常用于芯片的在線配置，對PLD、Flash等器件進(jìn)行配置。為了完成系統(tǒng)的調(diào)試，任何原型系統(tǒng)都支持JTAG配置方式，因而JTAG配置也就成為最廣泛支持的配置方式。不同廠商和不同型號(hào)的絕大部分FPGA芯片都支持JTAG配置方式。

JTAG邊界掃描測試是一種可測試結(jié)構(gòu)技術(shù)，它采用集成電路的內(nèi)部外圍所謂的“電子引腳”(邊界)模擬傳統(tǒng)的在線測試的物理引腳，對器件內(nèi)部進(jìn)行掃描測試，JTAG接口由四個(gè)必需的信號(hào)以及一個(gè)可選信號(hào)構(gòu)成。它是在芯片的I/O端上增加移位寄存器，把這些寄存器連接起來，加上時(shí)鐘復(fù)位、測試方式選擇以及掃描輸入和輸出端口形成邊界掃描通道。邊界掃描結(jié)構(gòu)如圖8.1所示。圖8.1邊界掃描結(jié)構(gòu)該方法提供了一個(gè)串行掃描路徑，它能捕獲器件核心邏輯的內(nèi)容，或者遵守IEEE規(guī)范的器件之間的引腳連接。IEEE1149.1標(biāo)準(zhǔn)規(guī)定了一個(gè)四線串行接口(TDI、TDO、TMS和TCK)及可選的第五條線TRST，該接口稱作測試訪問端口(TAP)，用于訪問復(fù)雜的集成電路(IC)，例如微處理器、DSP、ASIC和CPLD等。邊界掃描IO引腳功能如表8.1所示。將芯片中的數(shù)據(jù)存儲(chǔ)通過TDI引腳輸入到指令寄存器中或一個(gè)數(shù)據(jù)寄存器中，串行數(shù)據(jù)從TDO(測試數(shù)據(jù)輸出)引線上輸出。邊界掃描邏輯由TCK(測試時(shí)鐘)上的信號(hào)計(jì)時(shí)，而且TMS(測試模式選擇)信號(hào)驅(qū)動(dòng)TAP控制器的狀態(tài)。TRST(測試重置)是可選項(xiàng)，可作為硬件重置信號(hào)，一般不用。設(shè)計(jì)人員使用BST規(guī)范測試引腳連接時(shí)再也不需要物理探針了，甚至能夠在器件正常工作時(shí)捕獲功能數(shù)據(jù)。器件的邊界掃描單元能夠從邏輯電路中跟蹤引腳信號(hào)，或是從引腳或器件核心邏輯信號(hào)中捕獲數(shù)據(jù)。測試數(shù)據(jù)串行地移入邊界掃描單元，捕獲的數(shù)據(jù)串行移出芯片的外部，同預(yù)期的結(jié)果相比較。

8.2在線邏輯分析儀ChipScopePro概述

ChipScopePro是Xilinx公司開發(fā)的在線片內(nèi)邏輯分析工具，它支持XilinxVirtex?、Virtex-EVirtex-Ⅱ、Virtex-ⅡPro、Virtex-4、Virtex-5、Spartan?-Ⅱ、Spartan-ⅡE、Spartan-3、Spartan-3E和Spartan-3A系列FPGA。ChipScopePro的主要功能是通過JTAG電纜，實(shí)時(shí)地讀出FPGA的內(nèi)部信號(hào)。它的基本原理是利用FPGA中未使用的塊RAM，根據(jù)用戶設(shè)定的觸發(fā)條件將信號(hào)實(shí)時(shí)地保存到這些塊RAM中，然后通過JTAG電纜傳送到計(jì)算機(jī)，最后在計(jì)算機(jī)屏幕上顯示出時(shí)序波形。使用ChipScopePro觀察FPGA內(nèi)部信號(hào)具有以下優(yōu)點(diǎn)：

(1)成本低廉。只要用這套軟件加上一根JTAG電纜就可以進(jìn)行信號(hào)分析。

(2)靈活性大。觀察信號(hào)的數(shù)量和存儲(chǔ)深度由器件剩余的塊RAM數(shù)量決定，剩余塊RAM越多，可觀察信號(hào)的數(shù)量和存儲(chǔ)深度就越大，而且ChipScopePro可以十分方便地觀測FPGA內(nèi)部的所有信號(hào)，對FPGA內(nèi)部邏輯調(diào)試非常方便。

(3)使用方便。ChipScopePro可以自動(dòng)讀取項(xiàng)目設(shè)計(jì)網(wǎng)表文件，將其測試所需的IPCore的網(wǎng)表插入到原設(shè)計(jì)的網(wǎng)表中?？梢苑奖愕剡x擇待觀測信號(hào)，也可以設(shè)置復(fù)雜的觸發(fā)條件。ChipScopePro的IPCore只使用少量的查找表資源和寄存器資源，對原設(shè)計(jì)的影響很小。

ChipScopePro系統(tǒng)框圖如圖8.2所示，其中ILA、ICON是為了使用ChipScopePro觀察信號(hào)而插入的核。一般來說，ChipScopePro工作時(shí)，在用戶設(shè)計(jì)中必須實(shí)例化兩種核：一是集成邏輯分析儀核ILAPro(IntegratedLogicAnalyzerProcore)，提供觸發(fā)和跟蹤捕獲的功能；二是集成控制器核ICONPro(IntegratedControllerProcore)，負(fù)責(zé)ILA核和JTAG口的通信。一個(gè)ICON可以連接多達(dá)15個(gè)ILA核。ChipScopePro工作時(shí)，ILA核根據(jù)用戶設(shè)置的觸發(fā)條件捕獲數(shù)據(jù)，然后在ICON核的控制下，通過JTAG口上傳到計(jì)算機(jī)，最后用ChipScopePro中的分析工具ChipScopeProAnalyzer顯示信號(hào)波形。還有一些核，如IBA/OPB核適用于處理器外設(shè)總線的集成總線分析，IBA/PLB核適用于處理器本地總線的集成總線分析，VIO核是虛擬I/O核，ATC2核是安捷倫跟蹤核等可以根據(jù)需要生成。圖8.2ChipScopePro系統(tǒng)框圖

ChipScopePro的設(shè)計(jì)流程如圖8.3所示，這里可以采用手工或者自動(dòng)兩種方式完成核的插入。采用手工方式時(shí)，在ISE10.1設(shè)計(jì)工具中通過ChipScopePro的內(nèi)核生成器根據(jù)用戶設(shè)定條件生成在線邏輯分析儀的IPCore，包括ICON、ILA、IBA/OPB、IBA/PLB、VIO和ATC2核等內(nèi)核。設(shè)計(jì)人員在原HDL代碼中實(shí)例化這些核，然后將需要觀察的內(nèi)部信號(hào)與這些核相連，最后進(jìn)行綜合、布局布線、下載配置文件，就可以利用分析工具ChipScopeProAnalyzer來設(shè)定觸發(fā)條件、觀察信號(hào)波形；采用自動(dòng)方式時(shí)不修改源文件，首先綜合設(shè)計(jì)，然后利用ChipScopePro的內(nèi)核插入器ChipScopeProCoreInserter自動(dòng)完成在設(shè)計(jì)網(wǎng)表(.NGC或EDIF)中插入所生成的ICON、ILA和IBA等內(nèi)核的工作，不用手工在HDL代碼中實(shí)例化。然后對這個(gè)新的網(wǎng)表文件進(jìn)行綜合、布局布線、下載配置文件，利用ChipScopeProAnalyzer工具觀察信號(hào)波形。在第一種方式中，每修改一次ChipScopePro的內(nèi)容需要重新例化內(nèi)核，重新對設(shè)計(jì)進(jìn)行綜合處理，相對來說，操作比較復(fù)雜和費(fèi)時(shí)；第二種方式不需修改源文件和對設(shè)計(jì)進(jìn)行綜合處理，僅進(jìn)行設(shè)計(jì)實(shí)現(xiàn)，因此操作簡單和方便，通常都采用這種處理方式。當(dāng)然，如果利用上面介紹的FPGA底層編輯器可以直接編輯插入在設(shè)計(jì)中的ChipScopePro觀察探點(diǎn)，采用這種方法可以不用重新進(jìn)行實(shí)現(xiàn)處理，而直接生成位流文件，操作更快捷，但這種方式不能修改分析儀所設(shè)置的條件，只能移動(dòng)探點(diǎn)。圖8.3ChipScopePro的設(shè)計(jì)流程

8.3在線邏輯分析儀ChipScopePro的使用

1.系統(tǒng)要求

1)軟件工具

ChipScopePro軟件與相配套的XilinxISE開發(fā)軟件，如本例使用ChipScopePro10.1i和XilinxISE10.1i。

2)下載電纜

支持JTAG邊界掃描的如下電纜之一：

●?PlatformCableUSB

●?ParallelCableIV

●?ParallelCableIII

●?MultiPRO

3)?FPGA下載板

FPGA下載板有Xilinx公司Virtex、Virtex-E、Virtex-Ⅱ、Virtex-ⅡPro、Virtex-4、Virtex-5、Spartan-Ⅱ、Spartan-ⅡE、Spartan-3、Spartan-3E和Spartan-3A系列FPGA，并且具有TDI、TMS、TCK和TDO等四個(gè)JTAG邊界掃描引腳信號(hào)。

2.ChipScopePro軟件的安裝

按如下步驟完成ChipScopePro軟件的安裝：

(1)下載ChipScopePro軟件。

(2)以administrator權(quán)限登陸Window系統(tǒng)。

(3)單擊ChipScope_Pro_10_1i_pc.exe按照向?qū)瓿砂惭b。

3．ChipScopeProCoreInserter工具的使用

ChipScopeProCoreInserter工具可以很方便地分析綜合后的設(shè)計(jì)，而不需要任何HDL的實(shí)例化。下面以計(jì)數(shù)器設(shè)計(jì)為例，介紹該工具的使用。

(1)加入ChipScope定義和連接CDC(ChipScopeDefinitionandConnection)文件。

選擇菜單【Project】→【NewSource】命令來創(chuàng)建文件，彈出【SelectSourceType】對話框，選擇【ChipScopeDefinitionandConnectionFile】選項(xiàng)，在【Filename】文本框中輸入文件名，如cdc_cnt60，如圖8.4所示。單擊按鈕，進(jìn)入下一個(gè)窗口，選擇與創(chuàng)建的CDC文件相關(guān)聯(lián)的設(shè)計(jì)文件。最后單擊按鈕，完成CDC文件的創(chuàng)建。若CDC文件已經(jīng)存在，可以選擇菜單【Project】→【AddCopyofSource】，找到該文件直接添加。加入CDC文件后，在ISE的【Sources】窗口中顯示cdc_cnt60.cdc文件，如圖8.5所示。圖8.4創(chuàng)建新的CDC文件圖8.5Sources窗口

(2)創(chuàng)建ChipScope核來完成信號(hào)的連接，具體步驟如下：

①雙擊ISE軟件的【Sources】窗口中的cdc_cnt60.cdc文件，打開【ChipScopeProCoreInserter】對話框，如圖8.6所示，單擊按鈕。圖8.6【ChipScopeProCoreInserter】對話框②彈出的ICON核選項(xiàng)界面如圖8.7所示。在該界面中可以通過單擊??和按鈕選擇添加新的ILA與ATC2核。若選中界面中的【DisableJTAGClockBUFGInsertion】復(fù)選框，則在布局布線時(shí)將采用普通布線資源，而不是全局時(shí)鐘布線資源。選擇該項(xiàng)功能在設(shè)計(jì)中全局時(shí)鐘不夠用的情況下比較有用，單擊按鈕。圖8.7ICON選項(xiàng)界面③彈出的觸發(fā)參數(shù)設(shè)置界面如圖8.8所示?！綨umberofInputTriggerPorts】選項(xiàng)為觸發(fā)端口個(gè)數(shù)，用戶根據(jù)自己的設(shè)計(jì)需要進(jìn)行選擇。本例中選擇一個(gè)端口。【TriggerWidth】選項(xiàng)為觸發(fā)信號(hào)的位寬，根據(jù)設(shè)計(jì)中觸發(fā)信號(hào)的位寬設(shè)置，本例選擇一位位寬?！綧atchType】選項(xiàng)為觸發(fā)方式，可選擇Basic、Basicw/edges、Extended、Extendedw/edges、Range與Rangew/edges幾種觸發(fā)方式，本例選擇“Basicw/edges”觸發(fā)方式，該方式可以指定上升沿(R)與下降沿(F)觸發(fā)，其它選項(xiàng)采用默認(rèn)設(shè)置，單擊按鈕。圖8.8觸發(fā)參數(shù)設(shè)置界面④彈出的捕獲參數(shù)設(shè)置界面如圖8.9所示。默認(rèn)選中【DataSameAsTrigger】選項(xiàng)，表示數(shù)據(jù)與觸發(fā)信號(hào)相同，否則數(shù)據(jù)和觸發(fā)信號(hào)完全獨(dú)立?！綝ataWidth】選項(xiàng)為所有觀察信號(hào)的總位寬，本例中選擇“7”?！綝ataDepth】選項(xiàng)為數(shù)據(jù)顯示深度，深度越深可顯示數(shù)據(jù)長度越長，但是使用的塊RAM(BRAM)資源就越多，本例中選擇“512”，其它采用默認(rèn)設(shè)置。完成捕獲信號(hào)的設(shè)置后，可以在選項(xiàng)卡的左下方看到占用BRAM的數(shù)量。單擊按鈕。圖8.9捕獲參數(shù)設(shè)置界面⑤彈出的網(wǎng)絡(luò)連接界面如圖8.10所示。單擊該界面中的按鈕，進(jìn)行下一步操作。圖8.10網(wǎng)絡(luò)連接界面⑥選擇網(wǎng)絡(luò)【SelectNet】界面如圖8.11所示。在左下方【NetName】欄找到“en_IBUF”信號(hào)，或者在【Pattern】欄輸入“*en*”可以快速查找到該信號(hào)。在【NetSelsctions】欄選擇【TriggerSignals】標(biāo)簽，單擊按鈕，將“en_IBUF”信號(hào)連接為觸發(fā)信號(hào)。

●?找到“clk_BUFGP”信號(hào)，在【NetSelsctions】選擇【ClockSignals】頁，單擊按鈕，將“clk_BUFGP”信號(hào)連接為時(shí)鐘信號(hào)。

●?找到“q_tmp<0>～q_tmp<5>”與“en_IBUF”信號(hào)，在【NetSelsctions】選擇【DataSignals】頁，將上述信號(hào)連接為觀察信號(hào)。圖8.11選擇網(wǎng)絡(luò)界面⑦單擊按鈕，完成選擇網(wǎng)絡(luò)設(shè)置?；氐綀D8.10所示的網(wǎng)絡(luò)連接界面，此時(shí)【NetConnections】下的信號(hào)端口變黑，單擊“”按鈕保存。至此信號(hào)的連接完成，ChipScopeProCoreInserter工具自動(dòng)地將核插入到設(shè)計(jì)中。

(3)在ISE中布局布線，產(chǎn)生下載文件。將位流下載到FPGA開發(fā)板。

(4)啟動(dòng)ChipScopeProAnalyzer工具觀察信號(hào)。

4.ChipScopeProAnalyzer工具的使用

ChipScopeProAnalyzer的主要功能是觀察信號(hào)，下面介紹該工具的使用。

(1)在ISE軟件的【Processes】窗口(如圖8.12所示)中單擊【AnalyzeDesignUsingChipscope】選項(xiàng)，啟動(dòng)ChipScopeProAnalyzer工具。圖8.12ISE進(jìn)程窗口

(2)在ChipScopeProAnalyzer界面左上方單擊“”按鈕，打開下載電纜，彈出如圖8.13所示對話框，選擇所需要觀察的FPGA，單擊按鈕，進(jìn)入下一步操作。圖8.13選擇FPGA芯片

(3)這時(shí)出現(xiàn)波形觀察界面，如圖8.14所示，在【TriggerSetup】欄設(shè)置觸發(fā)信號(hào)，本例中由于觸發(fā)信號(hào)為“en”，所以觸發(fā)值選擇高電平“1”?！網(wǎng)aveform】欄為波形顯示窗口?？偩€信號(hào)“Bus/Signal”默認(rèn)名稱為“DataPort[x]”，x表示端口號(hào)，為了方便觀察波形，可以修改這些信號(hào)的名稱，也可以將信號(hào)組合為總線的形式進(jìn)行觀察。

(4)在本例中，由于觀察信號(hào)為計(jì)數(shù)器輸出“q”和使能信號(hào)“en”，所以將DataPort[0]～DataPort[5]設(shè)置為總線形式。具體方法為選中DataPort[0]～DataPort[5]信號(hào)，單擊鼠標(biāo)右鍵，如圖8.15所示，選擇菜單【AddtoBus】→【NewBus】命令，然后將總線名修改為“q”。選中DataPort[6]，單擊鼠標(biāo)右鍵，選者菜單【Rename】選項(xiàng)，修改為“en”。圖8.14波形觀察界面圖8.15添加總線

(5)在【ChipScopeProAnalyzer】界面左上方單擊“”按鈕，采集信號(hào)，若“en”信號(hào)為“0”，ChipScopeProAnalyzer等待觸發(fā)信號(hào)；若“en”信號(hào)為“1”，則可以采集當(dāng)前計(jì)數(shù)器的輸出值，如圖8.16所示。輸出信號(hào)可以采用二進(jìn)制、十進(jìn)制、十六進(jìn)制等形式顯示。可以采集當(dāng)前計(jì)數(shù)器的輸出值，判斷FPGA芯片工作狀態(tài)是否達(dá)到了計(jì)數(shù)器的功能要求。圖8.16波形顯示

小結(jié)

本章詳細(xì)介紹了在FPGA調(diào)試階段，使用JTAG邊界掃描進(jìn)行測試的原理，以及ISE集成套件中在線邏輯分析儀ChipScopePro工具軟件的信號(hào)測試分析手段和方法。

實(shí)驗(yàn)項(xiàng)目

實(shí)驗(yàn)一移位相加八位硬件乘法器電路設(shè)計(jì)

實(shí)驗(yàn)?zāi)康模?/p>

(1)學(xué)習(xí)應(yīng)用移位相加原理設(shè)計(jì)八位乘法器。

(2)比較用組合邏輯、時(shí)序邏輯實(shí)現(xiàn)相同電路功能在FPGA芯片資源利用和實(shí)現(xiàn)結(jié)果上的差異。

(3)熟悉在線邏輯分析儀ChipScopePro調(diào)試工具。實(shí)驗(yàn)原理：

乘法器的乘法原理：乘法通過逐項(xiàng)移位相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最

高位。實(shí)驗(yàn)要求：

(1)用移位相加進(jìn)行本乘法運(yùn)算，不得使用“*”算術(shù)運(yùn)算符。

(2)應(yīng)用“自頂向下”的設(shè)計(jì)思路，合理分解子模塊，降低模塊實(shí)現(xiàn)復(fù)雜度。

(3)將本乘法器設(shè)計(jì)成時(shí)序邏輯電路，要求完成以下功能：

●?應(yīng)用reset信號(hào)實(shí)現(xiàn)模塊的同步復(fù)位。

●?在八個(gè)時(shí)鐘clk后，模塊輸出乘積。

●?設(shè)置data_valid信號(hào)，同步表示有效乘積數(shù)據(jù)的輸出。

(4)以另一種組合邏輯電路的方式設(shè)計(jì)本乘法器。

(5)用VerilogHDL完成設(shè)計(jì)、綜合和仿真，分析比較兩者資源占用、運(yùn)行速度等的差異。

(6)設(shè)計(jì)數(shù)碼管顯示的程序，在目標(biāo)板的數(shù)碼管上顯示乘積值。

(7)對一種設(shè)計(jì)方式進(jìn)行下載。