數(shù)字邏輯知到智慧樹章節(jié)測試課后答案2024年秋山東科技大學

數(shù)字邏輯知到智慧樹章節(jié)測試課后答案2024年秋山東科技大學緒論單元測試

系統(tǒng)一般可分為模擬系統(tǒng)、數(shù)字系統(tǒng)和模擬數(shù)字混合系統(tǒng)。（）

A:對B:錯

答案:對

第一章單元測試

假定下列字符碼中有奇偶校驗位，但沒有數(shù)據(jù)錯誤，采用偶校驗的字符碼是：（）

A:11000001

B:11001011

C:11001001

D:11010110

答案:11001001

某數(shù)在計算機中用8421BCD碼表示為011110001001，其真值為：（）

A:789H

B:1929

C:789

答案:789

常用的BCD碼有：（）

A:格雷碼

B:8421碼

C:余三碼

D:奇偶校驗碼

答案:8421碼

與余3碼（10001000）等值的十進制數(shù)是：（）

A:66

B:88

C:55

D:77

答案:55

8421BCD碼是否具有奇偶特性？（）

A:是

B:不是

C:其余都不對

D:不確定

答案:是

第二章單元測試

試求此函數(shù)的最簡或與式為（）。

A:

B:

C:

D:

答案:

函數(shù)的最簡與或式為（）。

A:

B:

C:

D:

答案:

函數(shù)和相等（）。

A:錯B:對

答案:對函數(shù)的反函數(shù)為。（）

A:對B:錯

答案:錯函數(shù)的對偶式為。（）

A:對B:錯

答案:錯

第三章單元測試

二極管具有單向?qū)щ娦?。（?/p>

A:錯B:對

答案:對三極管的三個工作區(qū)域分別是：飽和區(qū)、截止區(qū)、放大區(qū)。（）

A:對B:錯

答案:對OC門工作時要外加上拉電阻才可以正常工作。（）

A:錯B:對

答案:對TTL與非門可以實現(xiàn)“線與”功能。（）

A:錯B:對

答案:錯TTL與非門的懸空端可看作:（）

A:低電平

B:高電平

C:短路

D:開路

答案:高電平

下列哪種門電路可以將輸出端直接并聯(lián)使用：（）

A:普通CMOS門

B:具有推拉式輸出級的TTL電路

C:三態(tài)門

D:OC門

答案:OC門

三態(tài)門的三個狀態(tài)是:（）

A:開路

B:低電平

C:高電平

D:短路

E:高阻態(tài)

答案:低電平

；高電平

；高阻態(tài)

第四章單元測試

根據(jù)如下電路，設輸入為A，B，C，輸出為F，利用組合邏輯電路的分析方法可知，此電路只有當輸入信號一致時，輸出F=1,；輸入不一致時，輸出F=0，該電路為不一致檢測電路。

（）

A:對B:錯

答案:對在輸入不提供反變量的情況下，用與非門實現(xiàn)函數(shù)，利用組合邏輯電路的設計方法，如下電路設計可以實現(xiàn)該邏輯函數(shù)功能。（）

A:對B:錯

答案:對利用險象判斷的方法，如下電路中可能存在險象。（）

A:對B:錯

答案:對邏輯函數(shù)可能存在競爭-冒險。（）

A:對B:錯

答案:對利用譯碼器的使能端，將兩片3-8譯碼器可擴展為一片4-16譯碼器，可用于設計四位二進制的偶校驗發(fā)生器，經(jīng)電路分析，如下四位二進制的偶校驗發(fā)生器電路存在設計錯誤。

（）

A:錯B:對

答案:錯用4路多路選擇器實現(xiàn)邏輯函數(shù)，經(jīng)電路分析，如下電路設計可實現(xiàn)該邏輯函數(shù)功能。（）

A:對B:錯

答案:對

第五章單元測試

時序電路的輸出不僅與當前的輸入有關(guān)還與上一時刻的狀態(tài)有關(guān)。（）

A:錯B:對

答案:對時序電路分為同步時序電路和異步時序電路。（）

A:對B:錯

答案:對寄存器只能存儲數(shù)據(jù)，不能構(gòu)成計數(shù)器。（）

A:對B:錯

答案:錯構(gòu)成模大于16小于256的計數(shù)器，要用幾片74161芯片？（）

A:4片

B:3片

C:1片

D:2片

答案:2片

構(gòu)成8位可逆移位寄存器要用幾片74LS194芯片？（）

A:2片

B:4片

C:3片

D:1片

答案:2片

鐘控制觸發(fā)器的觸發(fā)方式分為：（）

A:上升沿觸發(fā)

B:高電平觸發(fā)

C:低電平觸發(fā)

D:下降沿觸發(fā)

答案:上升沿觸發(fā)

；高電平觸發(fā)

；低電平觸發(fā)

；下降沿觸發(fā)

J-K觸發(fā)器具有哪些功能：（）

A:置0

B:保持

C:翻轉(zhuǎn)

D:置1

答案:置0

；保持

；翻轉(zhuǎn)

；置1

計數(shù)器分為：（）

A:減1計數(shù)器

B:可逆計數(shù)器

C:其余都不對

D:加1計數(shù)器

答案:減1計數(shù)器

；可逆計數(shù)器

；加1計數(shù)器

第六章單元測試

任何一個組合邏輯電路都可以用一個PAL來實現(xiàn)。（）

A:錯B:對

答案:錯以下為MAX+PLUSII的原理圖輸入設計流程步驟，1.項目建立2.輸入設計項目,存盤3.項目編譯，時序仿真4.管腳鎖定，編程下載。正確順序為()。

A:1234

B:1324

C:1243

D:1342

答案:1234

一個相對完整的VHDL設計由庫、程序包實體、結(jié)構(gòu)體、配置幾個部分組成。（）

A:對B:錯

答案:對VHDL的描述風格可歸納為（）。

A:寄存器傳輸式描述

B:行為描述

C:數(shù)據(jù)流描述

D:結(jié)構(gòu)描述

答案:寄存器傳輸式描述

；行為描述

；數(shù)據(jù)流描述

；結(jié)構(gòu)描述

VDHL的程序結(jié)構(gòu)特點具體包括（）？

A:VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模集成電路設計的分解和對已有設計的再利用功能。

B:VHDL豐富的仿真語言和庫函數(shù)，是的在大規(guī)模集成電路設計的早期就能查驗出設計系統(tǒng)的功能可行性，可隨時對設計進行功能仿真、時序仿真。

C:VHDL具有更強的行為描述能力決定了它成為系統(tǒng)設計領域最佳的硬件描述語言。

D:對于VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動把VHDL描述設計轉(zhuǎn)換成門級網(wǎng)表。

答案:VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模集成電路設計的分解和對已有設計的再利用功能。

；VHDL豐富的仿真語言和庫函數(shù)，是的在大規(guī)模集成電路設計的早期就能查驗出設計系