數(shù)字電子技術(shù)知到智慧樹章節(jié)測(cè)試課后答案2024年秋中國(guó)農(nóng)業(yè)大學(xué)

數(shù)字電子技術(shù)知到智慧樹章節(jié)測(cè)試課后答案2024年秋中國(guó)農(nóng)業(yè)大學(xué)緒論單元測(cè)試

保密性好是數(shù)字電子技術(shù)的特點(diǎn)

A:錯(cuò)B:對(duì)

答案:對(duì)數(shù)電的抗干擾能力弱

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第一章單元測(cè)試

一位十六進(jìn)制數(shù)的最大數(shù)是幾？

A:9B:2C:7D:15

答案:15一位二進(jìn)制有幾個(gè)數(shù)？

A:2B:0C:16D:1

答案:2一位二進(jìn)制有幾個(gè)數(shù)？

A:4B:2C:1D:8

答案:48位二進(jìn)制，一共可以表示多少個(gè)數(shù)？

A:64B:16C:256D:8

答案:256以下各個(gè)物理量是數(shù)字信號(hào)的是：

A:用0和1

表示的高低電平B:電阻阻值C:電流D:電壓

答案:用0和1

表示的高低電平某班共有30位同學(xué)，現(xiàn)在要給每位同學(xué)分配一組二進(jìn)制代碼。請(qǐng)問最少需要多少位的二進(jìn)制代碼？

A:10B:16C:3D:5

答案:5學(xué)生的學(xué)號(hào)是碼制，代表不同的學(xué)生。

A:錯(cuò)B:對(duì)

答案:對(duì)余3

碼是一種BCD碼

A:錯(cuò)B:對(duì)

答案:對(duì)二進(jìn)制數(shù)運(yùn)算中，補(bǔ)碼的作用是將減法運(yùn)算變?yōu)榧臃ㄟ\(yùn)算。

A:錯(cuò)B:對(duì)

答案:對(duì)ASCII碼是一組7位二進(jìn)制代碼，用來表示數(shù)字、字母、各種符號(hào)和控制碼等。

A:錯(cuò)B:對(duì)

答案:對(duì)

第二章單元測(cè)試

邏輯代數(shù)中一共有多少種邏輯運(yùn)算？

A:8B:5C:3D:6

答案:8邏輯函數(shù)的常用表示方法有

A:真值表B:邏輯表達(dá)式C:卡諾圖D:邏輯電路圖

答案:真值表；邏輯表達(dá)式；卡諾圖；邏輯電路圖邏輯函數(shù)的最小項(xiàng)之和形式是什么樣的表達(dá)式？

A:

或與表達(dá)式

B:與或非表達(dá)式C:與非-與非表達(dá)式D:與或表達(dá)式

答案:與或表達(dá)式

卡諾圖主要用于化簡(jiǎn)多少個(gè)變量的邏輯表達(dá)式？

A:3變量或4變量

B:2變量C:5變量

D:大于5變量

答案:3變量或4變量

與或表達(dá)式的最簡(jiǎn)標(biāo)準(zhǔn)是：

A:項(xiàng)數(shù)最少，且每項(xiàng)中的因字?jǐn)?shù)最少

B:邏輯運(yùn)算種類最少C:每項(xiàng)中的因字?jǐn)?shù)最少

D:項(xiàng)數(shù)最少

答案:項(xiàng)數(shù)最少，且每項(xiàng)中的因字?jǐn)?shù)最少

任何一個(gè)邏輯函數(shù)都可以化成最小項(xiàng)之和的形式。

A:錯(cuò)B:對(duì)

答案:對(duì)用卡諾圖化簡(jiǎn)邏輯函數(shù)，可以一步得出最簡(jiǎn)結(jié)果。

A:錯(cuò)B:對(duì)

答案:對(duì)化簡(jiǎn)多輸出邏輯函數(shù)時(shí)，尋找并合理地利用共用項(xiàng)，有時(shí)可以得到更簡(jiǎn)單的化簡(jiǎn)結(jié)果。

A:對(duì)B:錯(cuò)

答案:對(duì)邏輯函數(shù)中的無關(guān)項(xiàng)是指：在實(shí)際中不可能出現(xiàn)的項(xiàng)，或者無論取0還是取1對(duì)邏輯函數(shù)值沒有影響的項(xiàng)。

A:錯(cuò)B:對(duì)

答案:對(duì)邏輯代數(shù)中的代入定理不會(huì)擴(kuò)展基本公式和常用公式的使用范圍。

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第三章單元測(cè)試

說明下列各種門電路中，哪些可以將輸出端并聯(lián)使用（輸入端的狀態(tài)不一定相同）

A:具有推拉式輸出級(jí)的TTL電路；B:CMOS電路的三態(tài)輸出門；C:互補(bǔ)輸出結(jié)構(gòu)的CMOS門；D:

TTL電路的OC門；

答案:CMOS電路的三態(tài)輸出門；；

TTL電路的OC門；判斷N溝道增強(qiáng)型MOS管的導(dǎo)通條件是

A:VGS<VGS(th)NB:VGS>-∣VGS(th)p

∣C:VGS>VGS(th)N

D:VGS<-∣VGS(th)p

∣

答案:VGS>VGS(th)N

CMOS門電路的常見類型有：

A:CMOD電路的OD門B:CMOS電路的三態(tài)輸出門C:CMOS傳輸門D:互補(bǔ)輸出結(jié)構(gòu)的CMOS門

答案:CMOD電路的OD門；CMOS電路的三態(tài)輸出門；CMOS傳輸門；互補(bǔ)輸出結(jié)構(gòu)的CMOS門TTL門電路的輸入端懸空時(shí)，相當(dāng)于:

A:1B:0C:不允許D:不確定

答案:1和TTL電路相比，CMOS電路的最大優(yōu)點(diǎn)是：

A:可靠性高

B:功耗低C:速度快D:抗干擾能力強(qiáng)

答案:功耗低TTL與非門的多余輸入端應(yīng)如何處理？

A:接電源VCCB:懸空

C:接地

D:接1或接0均可

答案:接電源VCC；懸空

在一個(gè)數(shù)字系統(tǒng)中，TTL電路和CMOS電路可以直接互相連接。

A:錯(cuò)B:對(duì)

答案:錯(cuò)用高電平表示邏輯1狀態(tài)、用低電平表示邏輯0狀態(tài)，稱為正邏輯。

A:對(duì)B:錯(cuò)

答案:對(duì)三態(tài)輸出門電路的三個(gè)輸出狀態(tài)分別是1、0、高阻抗。

A:對(duì)B:錯(cuò)

答案:對(duì)可以將兩個(gè)互補(bǔ)輸出結(jié)構(gòu)的普通CMOS門電路輸出端并聯(lián)，接成線與結(jié)構(gòu)。

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第四章單元測(cè)試

用四選一數(shù)據(jù)選擇器，只能實(shí)現(xiàn)2變量的邏輯函數(shù)。

A:錯(cuò)B:對(duì)

答案:錯(cuò)二進(jìn)制譯碼器輸出的特點(diǎn)是，有一個(gè)輸出與其他輸出不一樣

A:對(duì)B:錯(cuò)

答案:對(duì)用八選一數(shù)據(jù)選擇器可以實(shí)現(xiàn)4變量的邏輯函數(shù)。

A:對(duì)B:錯(cuò)

答案:對(duì)優(yōu)先編碼器允許同時(shí)輸入兩個(gè)以上的編碼信號(hào)，但它只對(duì)優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。

A:錯(cuò)B:對(duì)

答案:對(duì)二-十進(jìn)制譯碼器74HC42具有拒絕偽碼的功能。

A:對(duì)B:錯(cuò)

答案:對(duì)組合邏輯電路的分析是根據(jù)給定的邏輯電路圖，寫出輸出的表達(dá)式，列出真值表，得到電路的邏輯功能。

A:錯(cuò)B:對(duì)

答案:對(duì)可用于設(shè)計(jì)組合邏輯電路的常用組合邏輯模塊有:

A:譯碼器B:數(shù)值比較器C:數(shù)據(jù)選擇器D:編碼器

答案:譯碼器；數(shù)據(jù)選擇器可采用哪些器件實(shí)現(xiàn)邏輯函數(shù)？

A:常用的MSI組合邏輯模塊

B:

寄存器

C:

門電路D:PLD

答案:常用的MSI組合邏輯模塊

；

門電路；PLD

數(shù)據(jù)選擇器的作用是：

A:從輸入端的數(shù)據(jù)選一個(gè)送到輸出B:輸入端輸入的是模擬量C:輸入端輸入數(shù)字量或者模擬量都可以D:從輸入的模擬量中選一個(gè)送到輸出

答案:從輸入端的數(shù)據(jù)選一個(gè)送到輸出組合邏輯電路中消除競(jìng)爭(zhēng)-冒險(xiǎn)的方法有

A:修改邏輯設(shè)計(jì)

B:引入選通脈沖C:加入移位寄存器電路D:接入濾波電容

答案:修改邏輯設(shè)計(jì)

；引入選通脈沖；接入濾波電容

第五章單元測(cè)試

電路及其輸入輸出電壓波形如下圖所示，設(shè)觸發(fā)器的初始狀態(tài)為Q=0。請(qǐng)指出a~e中錯(cuò)誤的部分。（

）/asset-v1:TsinghuaX+20250103X+sp+type@asset+block/8_4.jpg

A:e段B:d段C:c段D:b段E:a段

答案:d段；b段；a段主從結(jié)構(gòu)的脈沖觸發(fā)器的狀態(tài)轉(zhuǎn)換圖描述的是其中“主觸發(fā)器”的狀態(tài)。

A:錯(cuò)B:對(duì)

答案:錯(cuò)對(duì)邊沿JK觸發(fā)器，在CP為高電平期間，當(dāng)J=K=1時(shí)，狀態(tài)會(huì)翻轉(zhuǎn)一次。

A:對(duì)B:錯(cuò)

答案:對(duì)在一個(gè)觸發(fā)脈沖內(nèi)，可以確定所存儲(chǔ)的數(shù)據(jù)Q只變化一次的是

A:電平觸發(fā)的RS觸發(fā)器B:基本RS鎖存器C:主從RS觸發(fā)器

答案:主從RS觸發(fā)器由或非門組成的SR鎖存器及其輸入輸出電壓波形如下圖所示，請(qǐng)指出a~e中錯(cuò)誤的部分。（）/asset-v1:TsinghuaX+20250103X+sp+type@asset+block/8_3.jpg

A:d段B:b段C:a段D:c段E:e段

答案:d段；b段；a段主從結(jié)構(gòu)SR觸發(fā)器及其輸入輸出電壓波形如圖所示。設(shè)觸發(fā)器的初始狀態(tài)為Q=0。請(qǐng)指出1~5中錯(cuò)誤的部分。/asset-v1:TsinghuaX+20250103X+sp+type@asset+block/8_7new.jpg

A:3B:1C:2D:4E:5

答案:4脈沖觸發(fā)SR觸發(fā)器電路中，輸入輸出電壓波形如圖所示。設(shè)觸發(fā)器的初始狀態(tài)為Q=0。請(qǐng)指出a~e中錯(cuò)誤的部分。/asset-v1:TsinghuaX+20250103X+sp+type@asset+block/8_8.jpg

A:cB:dC:bD:aE:e

答案:c脈沖觸發(fā)JK觸發(fā)器電路中，輸入輸出電壓波形如圖所示。設(shè)觸發(fā)器的初始狀態(tài)為Q=0。請(qǐng)指出a~e中錯(cuò)誤的部分。/asset-v1:TsinghuaX+20250103X+sp+type@asset+block/8_9.jpg

A:bB:aC:dD:eE:c

答案:d下圖中構(gòu)成的存儲(chǔ)系統(tǒng)采用了___擴(kuò)展方式

A:字和位B:位C:字

答案:字該存儲(chǔ)系統(tǒng)的容量為

A:16k×8

B:8k×16

C:16k×4

D:8k×8

答案:16k×8

第六章單元測(cè)試

一個(gè)4位二進(jìn)制加法計(jì)數(shù)器的起始值為1001，經(jīng)過100個(gè)時(shí)鐘脈沖后的值為（）

A:1100B:1111C:1110D:1101

答案:1101N個(gè)觸發(fā)器能構(gòu)成最大（

）進(jìn)制的計(jì)數(shù)器

A:N-1

B:2C:ND:N+1

答案:2三位二進(jìn)制減法計(jì)數(shù)器的初始狀態(tài)為101,4個(gè)脈沖之后它的狀態(tài)為001

A:錯(cuò)B:對(duì)

答案:對(duì)用移位寄存器產(chǎn)生1101010脈沖序列，至少需要（

）位的移位寄存器.

A:7B:4C:5D:6

答案:6分析下圖電路的邏輯功能。明確給出的狀態(tài)轉(zhuǎn)換圖的狀態(tài)編碼：Sa為_____

A:00B:10C:01D:11

答案:00明確給出的狀態(tài)轉(zhuǎn)換圖的狀態(tài)編碼：Sb為_____

A:22B:10C:00D:01

答案:01明確給出的狀態(tài)轉(zhuǎn)換圖的狀態(tài)編碼：Sc為_____

A:10B:11C:01D:00

答案:10明確給出的狀態(tài)轉(zhuǎn)換圖的狀態(tài)編碼：Sd為_____

A:01B:00C:11D:10

答案:11該電路的類型是Mealy型

A:對(duì)B:錯(cuò)

答案:錯(cuò)該電路可用作____進(jìn)制計(jì)數(shù)器。

A:3B:6C:2D:5

答案:3

第七章單元測(cè)試

若反相輸出的施密特觸發(fā)器輸入信號(hào)uI如下圖所示，/asset-v1:TsinghuaX+20250103X+sp+type@asset+block/11_2.jpg請(qǐng)分析輸入VI在ab段時(shí)輸出VO為高電平

A:錯(cuò)B:對(duì)

答案:對(duì)若反相輸出的施密特觸發(fā)器輸入信號(hào)uI如下圖所示，請(qǐng)分析輸入VI在cd段時(shí)輸出VO為低電平

A:對(duì)B:錯(cuò)

答案:對(duì)在下圖所示由CMOS電路組成的施密特觸發(fā)器，輸入信號(hào)uI如圖所示。其中VDD=15V，VTH=7.5V請(qǐng)分析輸入VI在ab段時(shí)輸出VO為高電平

A:錯(cuò)B:對(duì)

答案:錯(cuò)在下圖所示由CMOS電路組成的施密特觸發(fā)器，輸入信號(hào)uI如圖所示。其中VDD=15V，VTH=7.5V

輸入VI在bc段時(shí)輸出VO為低電平

A:對(duì)B:錯(cuò)

答案:錯(cuò)已知時(shí)鐘脈沖頻率為f，欲得到頻率為0.2f的脈沖信號(hào)，應(yīng)采用

A:單穩(wěn)態(tài)觸發(fā)器B:

五位二進(jìn)制計(jì)數(shù)器C:五進(jìn)制計(jì)數(shù)器D:多諧振蕩器

答案:五進(jìn)制計(jì)數(shù)器多諧振蕩器可產(chǎn)生的波形是

A:鋸齒波B:正弦波C:矩形脈沖D:三角波

答案:矩形脈沖脈沖整形電路有

A:單穩(wěn)態(tài)觸發(fā)器B:施密特觸發(fā)器C:555定時(shí)器D:多諧振蕩器

答案:單穩(wěn)態(tài)觸發(fā)器；施密特觸發(fā)器在下圖電路中，已知CMOS集成施密特觸發(fā)器的電源電壓VDD=10V，R=10K，C=0.01μF（1）為了得到占空比q=50％的輸出脈沖，R1與R2的比值為（

）

A:3:4B:1:1

C:4:3

答案:1:1

在下圖電路中，已知CMOS集成施密特觸發(fā)器的電源電壓VDD=10V，R=10K，C=0.01μF

電路的振蕩頻率是_____

A:6.54kHzB:1.35kHzC:5.4kHz

答案:6.54kHz分析下圖所示電路。/asset-v1:TsinghuaX+20250103X+sp+type@asset+block/12_3.jpg（1）該電路是用555構(gòu)成的____電路。a.單穩(wěn)態(tài)觸發(fā)器

b.多諧振蕩器

c.施密特觸發(fā)器

A:單穩(wěn)態(tài)觸發(fā)器

B:多諧振蕩器C:

555定時(shí)器D:施密特觸發(fā)器

答案:多諧振蕩器

第八章單元測(cè)試

常用的D/A轉(zhuǎn)換器的電路結(jié)構(gòu)類型有:

A:權(quán)電阻網(wǎng)絡(luò)DAC

B:倒T型電網(wǎng)絡(luò)DAC

C:并聯(lián)比較型D:逐次逼近型

答案:權(quán)電阻網(wǎng)絡(luò)DAC

；倒T型電網(wǎng)絡(luò)DAC

在各種電路結(jié)構(gòu)類型的A/D轉(zhuǎn)換器中，逐次逼近型A/D轉(zhuǎn)換器的轉(zhuǎn)換速度最快。

A:錯(cuò)B:對(duì)

答案:錯(cuò)在各種電路結(jié)構(gòu)類型的A/D轉(zhuǎn)換器中，雙積分A/D轉(zhuǎn)換器的穩(wěn)定性和抗干擾能力最好。

A:錯(cuò)B:對(duì)

答案:對(duì)A/D轉(zhuǎn)換器的轉(zhuǎn)換精度由輸出二進(jìn)制或十進(jìn)制的位數(shù)決定。

A:對(duì)B:錯(cuò)

答案:對(duì)A/D轉(zhuǎn)換器的轉(zhuǎn)換速度主要取決于轉(zhuǎn)換電路的類型。

A:對(duì)B:錯(cuò)

答案:對(duì)權(quán)電阻網(wǎng)絡(luò)DAC和倒T型電阻網(wǎng)絡(luò)DAC的輸出電壓與輸入數(shù)字量的關(guān)系是：

A:錯(cuò)B:對(duì)

答案:對(duì)轉(zhuǎn)換時(shí)間與輸入電壓大小無關(guān)的ADC是

A:雙積分型ADC

B:

V-F變換型ADC

C:逐次逼近型ADC

D:計(jì)數(shù)型ADC

答案:逐次逼近型ADC

轉(zhuǎn)換速度最快的ADC是：

A:并聯(lián)比較型ADC

B:雙積分型ADCC:V-F變換型ADC

D:其它類型ADC

答案:并聯(lián)比較型ADC

A/D轉(zhuǎn)換器的電路結(jié)構(gòu)類型主要有：

A:雙積分型

B:V-F變換性C:并聯(lián)比較型

D:逐次逼近型

答案:雙積分型

；V-F變換性；并聯(lián)比較型

；逐次逼近型影響D/A轉(zhuǎn)換器轉(zhuǎn)換精度的因素有哪些。

A:

電阻網(wǎng)絡(luò)中電阻值的偏差B:參考電壓的波動(dòng)

C:求和運(yùn)放的零點(diǎn)漂移D:模擬開關(guān)的導(dǎo)通內(nèi)阻和導(dǎo)通壓降

答案:

電阻網(wǎng)絡(luò)中電阻值的偏差；參考電壓的波動(dòng)

；求和運(yùn)放的零點(diǎn)漂移；模擬開關(guān)的導(dǎo)通內(nèi)阻和導(dǎo)通壓降

第九章單元測(cè)試

可編程邏輯器件的基本特征在于：

A:通用性強(qiáng)B:集成度高C:

可靠性好D:其邏輯功能可以由