EDA應(yīng)用技術(shù) 第2版 課件 項(xiàng)目5 樂曲自動(dòng)演奏電路編程下載

項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案本項(xiàng)目基于FPGA設(shè)計(jì)樂曲演奏電路，能夠自動(dòng)播放編寫好的音樂，通過硬件樂曲自動(dòng)演奏電路設(shè)計(jì)，說明VHDL程序描述電路的方法，介紹VHDL程序順序執(zhí)行語(yǔ)句的使用方法。教學(xué)目標(biāo)項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案技能目標(biāo)知識(shí)目標(biāo)素質(zhì)目標(biāo)(1)能采用文本輸入法，用VHDL程序設(shè)計(jì)一般復(fù)雜的數(shù)字系統(tǒng)。(2)能將系統(tǒng)板的晶振頻率分為不同的頻率。(3)能將實(shí)際的數(shù)字系統(tǒng)需求轉(zhuǎn)化為數(shù)字電子系統(tǒng)硬件語(yǔ)言描述。(4)能基于FPGA在線調(diào)試VHDL程序。(5)能用蜂鳴器、數(shù)碼管、LED燈等元件設(shè)計(jì)數(shù)字系統(tǒng)的輸入與輸出。(1)熟悉VHDL程序順序語(yǔ)句的特點(diǎn)。(2)掌握順序賦值語(yǔ)句用法。(3)熟悉if順序描述語(yǔ)句的格式與用法。(4)熟悉case順序描述語(yǔ)句的格式與用法。(1)培養(yǎng)獲取新知識(shí)、新技能、新方法的能力。(2)培養(yǎng)在設(shè)計(jì)制作中發(fā)現(xiàn)問題、解決問題能力。(3)培養(yǎng)理性思維和科學(xué)精神。任務(wù)描述項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案在QuartusPrime20.1軟件平臺(tái)上，用文本輸入方法設(shè)計(jì)“康定情歌”樂曲自動(dòng)演奏電路，“康定情歌”簡(jiǎn)譜，如圖5.1所示。音樂演奏的同時(shí)用數(shù)碼管顯示簡(jiǎn)譜，音的高低用LED燈指示；用ModelSim-Altera2020.1仿真軟件仿真檢查設(shè)計(jì)結(jié)果；選用FPGA最小系統(tǒng)板、LED燈、數(shù)碼管、蜂鳴器等硬件資源進(jìn)行硬件測(cè)試。圖5.1“康定情歌”簡(jiǎn)譜設(shè)計(jì)方案項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案樂曲自動(dòng)演奏電路，就是按照樂曲的樂譜節(jié)拍依次輸出對(duì)應(yīng)時(shí)間長(zhǎng)短的音符的頻率。用VHDL程序設(shè)計(jì)樂曲自動(dòng)演奏電路，即利用VHDL程序的平行執(zhí)行特點(diǎn)，設(shè)計(jì)二路控制電路，一路準(zhǔn)確地控制輸出的頻率，控制音符音的高低；另一路準(zhǔn)確地控制音符輸出的節(jié)拍，控制音符輸出時(shí)間的長(zhǎng)短。1.音符頻率的產(chǎn)生項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案從“康定情歌”簡(jiǎn)譜中可知，該樂曲采用F調(diào)演奏，F(xiàn)調(diào)簡(jiǎn)譜的音符與頻率的關(guān)系如表5.1所示。本設(shè)計(jì)基準(zhǔn)時(shí)鐘選取5MHz。5MHz頻率通過帶預(yù)置數(shù)的13位2進(jìn)制計(jì)數(shù)器分頻，產(chǎn)生頻率隨預(yù)置數(shù)變化的脈沖信號(hào)，由于該脈沖信號(hào)非等占空比，不具有驅(qū)動(dòng)蜂鳴器的能力，故對(duì)此脈沖信號(hào)再次進(jìn)行2分頻以推動(dòng)蜂鳴器發(fā)聲。項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案根據(jù)設(shè)計(jì)方案可控分頻器的分頻系數(shù)Tone=213-5000000/2f，f值為歌曲音符的頻率。根據(jù)各音符的頻率及計(jì)算公式可計(jì)算出F調(diào)各音符，基準(zhǔn)頻率為5MHz時(shí)的分頻系數(shù)，如表5.2所示。2.樂曲節(jié)拍的控制項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案一般樂曲的節(jié)拍是1/4拍的整數(shù)倍，若將1拍的時(shí)間定為0.8秒，則1/4拍的時(shí)長(zhǎng)為0.2秒。若是占用時(shí)間較長(zhǎng)的節(jié)拍（1/4拍的整數(shù)倍），則只需要將該音符連續(xù)輸出相應(yīng)的次數(shù)即可。由此可知，計(jì)數(shù)時(shí)鐘信號(hào)可作為輸出音符快慢的控制信號(hào)，時(shí)鐘快時(shí)輸出節(jié)拍速度就快，演奏的速度也就快，時(shí)鐘慢時(shí)輸出節(jié)拍的速度就慢，演奏的速度自然降低。本設(shè)計(jì)采用5Hz的時(shí)鐘信號(hào)(周期為0.2秒)來控制樂曲節(jié)拍。3.歌曲樂譜的設(shè)置項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案歌曲樂譜中各音符所需的節(jié)拍有長(zhǎng)有短，若某個(gè)音符需停留3個(gè)時(shí)鐘節(jié)拍，只需連續(xù)3次輸出相同的分頻系數(shù)即可。因而，設(shè)置演奏歌曲的樂譜，就是根據(jù)歌曲樂譜的節(jié)拍存儲(chǔ)每個(gè)音符的分頻編碼個(gè)數(shù)。演奏歌曲的樂譜可以存儲(chǔ)在FPGA的LPM-ROM中，也可以直接用單元電路存儲(chǔ)，本設(shè)計(jì)采用單元電路存儲(chǔ)。設(shè)計(jì)流程項(xiàng)目5樂曲自動(dòng)演奏電路設(shè)計(jì)方案VHDL的順序語(yǔ)句只能出現(xiàn)在進(jìn)程(process)、過程(procedure)和函數(shù)(function)中，利用順序語(yǔ)句可以描述數(shù)字邏輯系統(tǒng)中的組合邏輯電路和時(shí)序邏輯電路。VHDL程序中常見的順序語(yǔ)句有：賦值語(yǔ)句、流程控制語(yǔ)句、wait語(yǔ)句、子程序調(diào)用語(yǔ)句、空操作語(yǔ)句、斷言語(yǔ)句、report語(yǔ)句等。項(xiàng)目5VHDL的順序語(yǔ)句1.順序賦值語(yǔ)句順序賦值語(yǔ)句是出現(xiàn)在進(jìn)程、過程和函數(shù)中的賦值語(yǔ)句，有信號(hào)賦值語(yǔ)句和變量賦值語(yǔ)句。它們的格式如下：

變量名:=表達(dá)式；

信號(hào)名<=表達(dá)式；變量賦值具有局部特征，它的賦值是立即發(fā)生的。信號(hào)賦值具有全局特征，它可以作為一個(gè)設(shè)計(jì)實(shí)體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，還可通過信號(hào)進(jìn)行實(shí)體間通信。信號(hào)在順序語(yǔ)句中的賦值發(fā)生在一個(gè)進(jìn)程結(jié)束或子程序調(diào)用完成以后，信號(hào)的賦值有一定的延時(shí)。項(xiàng)目5VHDL的順序語(yǔ)句【例5.1】變量賦值和信號(hào)賦值的應(yīng)用項(xiàng)目5VHDL的順序語(yǔ)句信號(hào)“scnt”與變量“vcnt”都從0開始加1計(jì)數(shù)，但是信號(hào)計(jì)數(shù)輸出“sigcnt”值比變量計(jì)數(shù)輸出“varcnt”值延遲一個(gè)時(shí)鐘周期。相當(dāng)于信號(hào)賦值是通過寄存器賦值，而變量賦值是直接賦值。2．流程控制語(yǔ)句流程控制語(yǔ)句通過對(duì)條件的判斷來決定執(zhí)行哪一條或幾條語(yǔ)句，常用的流程控制語(yǔ)句有if語(yǔ)句、case語(yǔ)句、loop語(yǔ)句等。（1）if語(yǔ)句if語(yǔ)句是通過對(duì)分支條件的判斷決定執(zhí)行哪個(gè)分支的順序語(yǔ)句。if語(yǔ)句的常用格式有以下三種。①單分支if語(yǔ)句。單分支if語(yǔ)句格式如下：If條件判斷表達(dá)式then

順序執(zhí)行語(yǔ)句；endif；當(dāng)程序執(zhí)行到單分支if語(yǔ)句時(shí)，如果if的判斷條件為真，則if語(yǔ)句所包含的順序執(zhí)行語(yǔ)句將被執(zhí)行；否則，不做任何操作。項(xiàng)目5VHDL的順序語(yǔ)句【例5.2】單分支if語(yǔ)句的應(yīng)用項(xiàng)目5VHDL的順序語(yǔ)句在組合電路中使用單分支if語(yǔ)句，從“in_a”到“out_a”產(chǎn)生的是鎖存器；在時(shí)序電路中使用單分支if語(yǔ)句，從“in_b”到“out_b”產(chǎn)生的是寄存器。②兩分支if語(yǔ)句。兩分支if語(yǔ)句格式：If條件判斷表達(dá)式then

順序執(zhí)行語(yǔ)句1；else

順序執(zhí)行語(yǔ)句2；Endif；當(dāng)if條件成立時(shí)，程序執(zhí)行then和else之間的順序執(zhí)行語(yǔ)句；當(dāng)if語(yǔ)句的條件不成立時(shí)，程序執(zhí)行else和endif之間的順序執(zhí)行語(yǔ)句，即根據(jù)所指定的條件是否滿足，程序可以選擇兩條不同的執(zhí)行路徑，可以看成是一個(gè)二選一數(shù)選擇器。項(xiàng)目5VHDL的順序語(yǔ)句【例5.3】?jī)煞种f語(yǔ)句的應(yīng)用項(xiàng)目5VHDL的順序語(yǔ)句從兩分支if語(yǔ)句寄存器傳輸級(jí)綜合效果圖中可知，兩分支if語(yǔ)句是一個(gè)二選一數(shù)據(jù)選擇器。③多分支if語(yǔ)句。多分支if語(yǔ)句的格式：if條件判斷表達(dá)式1then

順序語(yǔ)句1;elsif條件判斷表達(dá)式2then

順序語(yǔ)句2; …elsif條件判斷表達(dá)式nthen

順序語(yǔ)句n;else

順序語(yǔ)句n+1;endif;項(xiàng)目5VHDL的順序語(yǔ)句沒有else分支的格式：if條件判斷表達(dá)式1then

順序語(yǔ)句1;elsif條件判斷表達(dá)式2then

順序語(yǔ)句2; …elsif條件判斷表達(dá)式nthen

順序語(yǔ)句n;endif;多分支if語(yǔ)句執(zhí)行多選擇控制功能，允許在一個(gè)語(yǔ)句中出現(xiàn)多重條件，即條件嵌套。當(dāng)滿足所設(shè)置的多個(gè)條件之一時(shí)，就執(zhí)行該條件后的順序執(zhí)行語(yǔ)句。【例5.4】多分支if語(yǔ)句的應(yīng)用項(xiàng)目5VHDL的順序語(yǔ)句從多分支if語(yǔ)句寄存器傳輸級(jí)綜合效果圖中可知，輸出“out_a”的多分支if語(yǔ)句最后加了else分支，沒有產(chǎn)生鎖存器；輸出“out_b”的多分支if語(yǔ)句最后沒有加else分支，產(chǎn)生了鎖存器，而且前面還產(chǎn)生了一個(gè)3輸入的“或門”等資源消耗。（2）case語(yǔ)句case語(yǔ)句的格式如下：case判斷表達(dá)式iswhen選擇項(xiàng)值1=>順序語(yǔ)句1；when選擇項(xiàng)值2=>順序語(yǔ)句2；

…when選擇項(xiàng)值n=>順序語(yǔ)句n；whenothers=>順序語(yǔ)句n+1；endcase;當(dāng)執(zhí)行case語(yǔ)句時(shí)，首先計(jì)算判斷表達(dá)式的值，然后根據(jù)條件句中與之相同的選擇值對(duì)應(yīng)的順序語(yǔ)句執(zhí)行，最后結(jié)束case語(yǔ)句。選擇項(xiàng)可以是一個(gè)值，也可以是多個(gè)用“值|值|值”表示的值，還可用“值to值”約束一個(gè)范圍，但選擇項(xiàng)不能有重復(fù)。項(xiàng)目5VHDL的順序語(yǔ)句使用case語(yǔ)句注意點(diǎn)：①條件句中的“=>”是操作符，它相當(dāng)于if語(yǔ)句中的“then”。②條件句中的選擇值，必須在“判斷表達(dá)式”的取值范圍之內(nèi)。③case語(yǔ)句中每一條語(yǔ)句的選擇值只能出現(xiàn)一次。④除非所有條件句中的選擇值能完全覆蓋case語(yǔ)句表達(dá)式的取值，否則最末一個(gè)條件句中的選擇值，必須用“others”表示，它代表已給的所有條件句中未能列出的其他可能的取值。關(guān)鍵詞“others”只能出現(xiàn)一次，且只能作為最后一條件取值。⑤與if語(yǔ)句相比，if語(yǔ)句是有序的，先處理最起始、最優(yōu)先的條件，后處理次優(yōu)先的條件。case語(yǔ)句是無序的，所有表達(dá)式的值都并行處理。項(xiàng)目5VHDL的順序語(yǔ)句【例5.5】case語(yǔ)句與多分支if語(yǔ)句的差別項(xiàng)目5VHDL的順序語(yǔ)句使用case語(yǔ)句從輸入到輸出“out_a”是一個(gè)數(shù)據(jù)選擇器，只有一個(gè)數(shù)據(jù)選擇器的延時(shí)。多分支if語(yǔ)句從輸入到輸出“out_b”由多級(jí)級(jí)連的二選一數(shù)據(jù)選擇器組成，等級(jí)最低的if分支從輸入到輸出要經(jīng)過多級(jí)二選一數(shù)據(jù)選擇器的延時(shí)。（3）loop語(yǔ)句loop語(yǔ)句的功能是循環(huán)執(zhí)行一條或多條順序語(yǔ)句，主要有for循環(huán)、while循環(huán)和條件跳出等三種形式。①for/loop語(yǔ)句。for/loop語(yǔ)句格式如下：[標(biāo)號(hào)］：for循環(huán)變量in循環(huán)變量的范圍loop

順序語(yǔ)句；endloop[標(biāo)號(hào)]；for循環(huán)語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，是loop語(yǔ)句的局部變量，不必事先定義，由loop語(yǔ)句自動(dòng)定義，它只能作為賦值源，不能被賦值。在同一loop語(yǔ)句中不能再使用與此變量同名的標(biāo)識(shí)符。循環(huán)變量的循環(huán)范圍從循環(huán)變量的初值開始，每執(zhí)行一次，就改變一次，直到循環(huán)變量范圍的終值。項(xiàng)目5VHDL的順序語(yǔ)句【例5.6】for/loop語(yǔ)句的應(yīng)用項(xiàng)目5VHDL的順序語(yǔ)句例5.6VHDL程序是16位偶校驗(yàn)電路。從仿真結(jié)果可知，輸入第1個(gè)“data”值的所有位中有4個(gè)1，校驗(yàn)結(jié)果“xoro”為“0”，與偶校驗(yàn)位相同，輸入的“data”值中有偶數(shù)個(gè)“1”；輸入第2個(gè)“data”值的所有位中有5個(gè)1，校驗(yàn)結(jié)果“xoro”為“1”，與偶校驗(yàn)位不相同，輸入的“data”值中有奇數(shù)個(gè)“1”。同理，可分析圖中其它輸入數(shù)值的偶校驗(yàn)。②while/loop語(yǔ)句。while/loop語(yǔ)句格式如下：［標(biāo)號(hào)］：while條件loop

順序處理語(yǔ)句；endloop[標(biāo)號(hào)];在while/loop語(yǔ)句中，沒有給出循環(huán)次數(shù)的范圍，而給出了循環(huán)執(zhí)行順序語(yǔ)句的條件，沒有自動(dòng)遞增循環(huán)變量的功能。如果循環(huán)控制條件為真，則進(jìn)行循環(huán)，否則結(jié)束循環(huán)。因而需要在順序處理語(yǔ)句中有修改循環(huán)條件的語(yǔ)句，使循環(huán)條件不滿足，從而結(jié)束循環(huán)。項(xiàng)目5VHDL的順序語(yǔ)句【例5.7】while/loop語(yǔ)句的應(yīng)用項(xiàng)目5VHDL的順序語(yǔ)句例5.7的VHDL程序是16位奇校驗(yàn)電路。從仿真結(jié)果可知，輸入第1個(gè)“data”值的所有位中有4個(gè)1，校驗(yàn)結(jié)果“xoro”為“1”，與奇校驗(yàn)位相同，說明輸入的“data”值中有偶數(shù)個(gè)“1”；輸入第2個(gè)“data”值的所有位中有5個(gè)1，校驗(yàn)結(jié)果“xoro”為“0”，與奇校驗(yàn)位不相同，說明輸入的“data”值中有奇數(shù)個(gè)“1”；同理，可分析圖中其它輸入數(shù)值的奇校驗(yàn)。③條件跳出循環(huán)。循環(huán)語(yǔ)句中的next與exit語(yǔ)句，用來結(jié)束循環(huán)或跳出循環(huán)。next語(yǔ)句用于控制內(nèi)循環(huán)的結(jié)束，其格式為：next[標(biāo)號(hào)][when條件]；exit語(yǔ)句用于結(jié)束loop循環(huán)狀態(tài)，其格式為：exit[標(biāo)號(hào)][when條件]；next語(yǔ)句與exit語(yǔ)句具有相似的語(yǔ)句格式和跳轉(zhuǎn)功能，它們都是loop語(yǔ)句的內(nèi)部循環(huán)控制語(yǔ)句。next語(yǔ)句是跳向loop語(yǔ)句的起始點(diǎn)，而exit語(yǔ)句是跳向loop語(yǔ)句的終點(diǎn)。項(xiàng)目5VHDL的順序語(yǔ)句3．wait語(yǔ)句wait語(yǔ)句的功能是把一個(gè)進(jìn)程掛起，直到滿足等待的條件成立才重新開始進(jìn)程的執(zhí)行，含wait語(yǔ)句的進(jìn)程，process后不能加敏感信號(hào)，否則是非法的。wait語(yǔ)句使用形式通常有waiton（敏感信號(hào)列表）、waituntil（判斷條件表達(dá)式）和waitfor（時(shí)間）等三種形式。項(xiàng)目5VHDL的順序語(yǔ)句（1）waiton語(yǔ)句waiton語(yǔ)句的使用格式為:processbegin

順序語(yǔ)句1；順序語(yǔ)句2；

…順序語(yǔ)句n；waiton信號(hào)[,信號(hào)]；endprocess;waiton語(yǔ)句后的信號(hào)也可以稱為敏感信號(hào)，如果信號(hào)發(fā)生變化，則執(zhí)行，否則進(jìn)程處于掛起狀態(tài)。waiton語(yǔ)句有些綜合工具不支持。3．wait語(yǔ)句項(xiàng)目5VHDL的順序語(yǔ)句（2）waituntil語(yǔ)句waituntil語(yǔ)句的使用格式為:processbegin

順序語(yǔ)句1；順序語(yǔ)句2；

…順序語(yǔ)句n；waituntil條件判斷表達(dá)式；endprocess;當(dāng)進(jìn)程執(zhí)行到waituntil語(yǔ)句時(shí)進(jìn)程被掛起，若條件判斷表達(dá)式為真，則進(jìn)程將被啟動(dòng)。waituntil語(yǔ)句中，條件判斷表達(dá)式隱式地建立了一個(gè)敏感信號(hào)量表。wait語(yǔ)句的功能是把一個(gè)進(jìn)程掛起，直到滿足等待的條件成立才重新開始進(jìn)程的執(zhí)行，含wait語(yǔ)句的進(jìn)程，process后不能加敏感信號(hào)，否則是非法的。wait語(yǔ)句使用形式通常有waiton（敏感信號(hào)列表）、waituntil（判斷條件表達(dá)式）和waitfor（時(shí)間）等三種形式。3．wait語(yǔ)句項(xiàng)目5VHDL的順序語(yǔ)句（3）waitfor語(yǔ)句waitfor語(yǔ)句的格式為：processbegin

順序語(yǔ)句1；順序語(yǔ)句2；

…順序語(yǔ)句n；waitfor時(shí)間t(一定要以時(shí)間為單位)；endprocess;waitfor時(shí)間語(yǔ)句的功能是把進(jìn)程掛起時(shí)間t后再起動(dòng)進(jìn)程，waitfor語(yǔ)句一般用于VHDL程序的測(cè)試文件中，綜合工具一般不支持。wait語(yǔ)句的功能是把一個(gè)進(jìn)程掛起，直到滿足等待的條件成立才重新開始進(jìn)程的執(zhí)行，含wait語(yǔ)句的進(jìn)程，process后不能加敏感信號(hào)，否則是非法的。wait語(yǔ)句使用形式通常有waiton（敏感信號(hào)列表）、waituntil（判斷條件表達(dá)式）和waitfor（時(shí)間）等三種形式。項(xiàng)目5樂曲自動(dòng)演奏電路編程下載編程下載的目的是將設(shè)計(jì)所生成的文件通過計(jì)算機(jī)下載到目標(biāo)器件，驗(yàn)證設(shè)計(jì)是否滿足實(shí)際要求或能否在實(shí)際中應(yīng)用。樂曲自動(dòng)演奏電路硬件測(cè)試基于EP4CE6E22C8-FPGA最小系統(tǒng)板，采用共陰數(shù)碼顯示音符的簡(jiǎn)譜值，用3LED表示發(fā)出音符不同八度音，用蜂鳴器發(fā)聲。項(xiàng)目5樂曲自動(dòng)演奏電路編程下載1.樂曲自動(dòng)演奏電路控制模塊基于FPGA利用VHDL程序設(shè)計(jì)完成的樂曲自動(dòng)演奏電路輸入輸出端口，如圖5.14所示?！綾lk】為系統(tǒng)時(shí)鐘信號(hào)輸入端，與FPGA最小系統(tǒng)板所提供的50MHz時(shí)鐘信號(hào)相連接【smg[6..0]】為簡(jiǎn)譜顯示信號(hào)輸出端【led[2..0]】為高低音指示信號(hào)輸出端【speaker】為音頻信號(hào)輸出端硬件電路連接圖5.14樂曲自動(dòng)演奏電路輸入輸出端口項(xiàng)目5樂曲自動(dòng)演奏電路編程下載2.輸出電路輸出用3LED表示發(fā)出音符不同八度音，用數(shù)碼管顯示音符的簡(jiǎn)譜值，用蜂鳴器發(fā)聲。樂曲自動(dòng)演奏電路輸出原理圖，如圖5.15所示。圖5.15樂曲自動(dòng)演奏電路輸出原理圖項(xiàng)目5樂曲自動(dòng)演奏電路編程下載圖5.16樂曲自動(dòng)演奏電路輸出PCB圖2.輸出電路輸出用3LED表示發(fā)出音符不同八度音，用數(shù)碼管顯示音符的簡(jiǎn)譜值，用蜂鳴器發(fā)聲。樂曲自動(dòng)演奏電路輸出PCB圖，如圖5.16所示。項(xiàng)目5樂曲自動(dòng)演奏電路編程下載圖5.17樂曲自動(dòng)演奏電路輸出模塊實(shí)物圖2.輸出電路輸出用3LED表示發(fā)出音符不同八度音，用數(shù)碼管顯示音符的簡(jiǎn)譜值，用蜂鳴器發(fā)聲。樂曲自動(dòng)演奏電路輸出模塊實(shí)物圖，如圖5.17所示。項(xiàng)目5樂曲自動(dòng)演奏電路編程下載3.各元件連接表示發(fā)出音符不同八度音的3LED，顯示音符的簡(jiǎn)譜值的數(shù)碼管，發(fā)聲元器件蜂鳴器與EP4CE6E22C8-FPGA最小系統(tǒng)板的20×2雙排直插針連接原理圖，如圖5.18所示。圖5.18樂曲自動(dòng)演奏電路各元件連接原理圖項(xiàng)目5樂曲自動(dòng)演奏