EDA應用技術 第2版 課件 項目7 LED點陣顯示屏控制器編程下載

項目7LED點陣顯示屏控制器設計方案LED點陣屏則廣泛應用于各種公共場合的廣告屏以及公告牌。本項目以LED點陣屏控制器設計為載體，通過基于FPGA最小系統(tǒng)板的LED點陣屏控制器設計制作，說明VHDL程序的結(jié)構描述方式、元件例化語句的使用、IP（IntellectualProperty）功能模塊使用。教學目標項目7LED點陣顯示屏控制器設計方案技能目標知識目標素質(zhì)目標(1)能將實際數(shù)字系統(tǒng)需求轉(zhuǎn)化為數(shù)字電子系統(tǒng)硬件語言描述。(2)能用層次化、結(jié)構化方法描述數(shù)字電子系統(tǒng)電路。(3)能根據(jù)設計需要定制PLL功能模塊。(4)能根據(jù)設計需要定制ROM功能模塊。(5)能用VHDL程序控制LED點陣的顯示。(1)了解VHDL程序的行為描述、數(shù)據(jù)流描述和結(jié)構化描述概念。(2)掌握元件例化語句的使用方法。(3)了解LED點陣屏顯示原理。(4)掌握IP功能模塊的使用方法。(1)培養(yǎng)與人協(xié)作、團隊工作的能力。(2)培養(yǎng)勇于嘗試的創(chuàng)新精神。(3)培養(yǎng)一絲不茍的職業(yè)精神。任務描述項目7LED點陣顯示屏控制器設計方案用3片16×16LED組成的點陣顯示屏，左移循環(huán)顯示“FPGA控制點陣”等字符，其中英文字母為半角，即每個字母為8×16點陣，一片16×16LED點陣顯示2個英文字母；中文字符采用16×16點陣，即一片16×16LED點陣顯示1個漢字，顯示效果如圖7.1所示。軟件設計要求：在QuartusPrime20.1軟件平臺上用VHDL程序設計LED點陣顯示屏控制器，并通過編譯及ModelSim-Altera2020.1仿真軟件仿真檢查設計結(jié)果。圖7.1LED點陣顯示屏顯示效果圖設計方案項目7LED點陣顯示屏控制器設計方案用16×16LED點陣顯示字符，就是控制組成字符的各個點所在位置的LED器件發(fā)光。利用人眼的視覺暫留，采用動態(tài)分時掃描技術使LED點陣模塊顯示字符。動態(tài)分時掃描簡單地說就是送出第1列各行LED亮滅的數(shù)據(jù)，同時選通該列使其點亮一定時間，然后熄滅；再送出第2列各行LED亮滅的數(shù)據(jù)，同時選通第2列使其點亮相同的時間，然后熄滅；以此類推，完成第16列之后，又重新點亮第1列，如此反復循環(huán)。只要循環(huán)速度足夠快(24次/s以上)，由于人眼的視覺暫留現(xiàn)象，能夠看到顯示屏上穩(wěn)定的字符。設計LED點陣顯示屏控制器，就是在時鐘信號的控制下，生成列掃描信號，與此同時，輸出相應的行信號。1．3點陣字符顯示屏硬件電路連接項目7LED點陣顯示屏控制器設計方案將3個點陣字符的行（或列）信號串聯(lián)后與FPGA的輸入輸出引腳相連接，而每個點陣字符的列（或行）信號直接與FPGA的輸入輸出引腳相連接，連接方式如圖7.3所示。這樣的連接方式只需要64個輸入輸出引腳，cycloneIVE系列EP4CE6E22C8-FPGA最小系統(tǒng)板的輸入輸出引腳可以達到連接的要求。圖7.33點陣字符與FPGA連接原理圖2．點陣字符的取模項目7LED點陣顯示屏控制器設計方案根據(jù)漢字及英文字符的顯示原理，顯示漢字及英文字符時需要相應字符的字模，一般字符的字模是由字符取模軟件完成，如PCtoLCD等。本設計采用的字符取模規(guī)則為從第一列開始向下取8個點作為一個字節(jié)(位從低到高排序是從上到下)，然后從第二列開始向下取8個點作為第二個字節(jié)...依此類推?！癋PGA控制點陣”等字符的點陣圖，如圖7.5所示。圖7.5FPGA控制點陣字符的點陣圖2．點陣字符的取模項目7LED點陣顯示屏控制器設計方案“FPGA控制點陣”等字符的點陣，上半字十/二進制取模碼見表7.1。2．點陣字符的取模項目7LED點陣顯示屏控制器設計方案“FPGA控制點陣”等字符的點陣，下半字十/二進制取模碼見表7.1。3．LED點陣顯示屏控制器設計方案項目7LED點陣顯示屏控制器設計方案根據(jù)任務書要求，需同時顯示3片16×16LED點陣字符，因而，生成的列掃描選通信號為16×3=48位，輸出對應列的行信號為16位。16位行信號采用FPGA片上2個8位ROM存儲器同時使用，輸出16位行信號。ROM1輸出行信號的低8位，ROM2輸出字符的高8位，即ROM1順序存儲“FPGA控制點陣”等字符的上半字碼值，而ROM2順序存儲“FPGA控制點陣”等字符的下半字的碼值。根據(jù)任務書要求，“FPGA控制點陣”等字符需循環(huán)左移的方式顯示。采用當一幀圖像顯示穩(wěn)定后，起始地址指針下移一列的方式完成左移循環(huán)顯示。本項目采用一幀圖像掃描多次后再移動起始地址指針的方式實現(xiàn)。LED點陣顯示屏控制器的VHDL程序，根據(jù)功能情況可分為：分頻模塊、ROM1模塊、ROM2模塊、掃描信號和地址生成模塊。設計流程項目7LED點陣顯示屏控制器設計方案VHDL程序描述硬件電路功能，可以用不同描述方式來實現(xiàn)。另外，F(xiàn)PGA器件內(nèi)還提供了一系列IP功能模塊供設計者使用，只要根據(jù)實際電路的設計需要選擇IP庫中的適當模塊，為其設定適當?shù)膮?shù)，便可以分享優(yōu)秀電子工程師的設計成果。應用IP庫中的功能模塊可提高EDA電路設計的效率和可靠性。項目7VHDL程序的描述方式與IP庫的使用1．VHDL程序的描述方式VHDL程序描述一個數(shù)字系統(tǒng)的描述方式有行為描述、數(shù)據(jù)流描述和結(jié)構化描述等三種描述方式。（1）行為描述方式如果結(jié)構體只描述電路的功能或者電路行為，沒有直接指明或涉及實現(xiàn)這種行為的硬件結(jié)構，稱之為行為描述。行為描述只表示輸入與輸出之間的轉(zhuǎn)換行為，不包含任何結(jié)構信息。行為描述反映一個設計的功能或算法，一般使用進程process，用順序語句表達，屬于高層次描述。項目7VHDL程序的描述方式與IP庫的使用libraryieee;useieee.std_logic_1164.all;entitynoand_2isport(i1,i2:instd_logic;

out_l:out

std_logic);endnoand_2;architecturebehaveofnoand_2isbeginprocess(i1,i2)beginifi1='1'andi2='1'then

out_l<='0'after5ns;else

out_l<='1'after5ns;endif;endprocess;endbehave;【例7.1】二輸入與非門的行為描述項目7VHDL程序的描述方式與IP庫的使用對二輸入與非門的描述方式是行為描述方式，它完全是從與非門輸入和輸出的邏輯關系出發(fā)，是對與非門性能的一種描述，這種描述是一種抽象描述1．VHDL程序的描述方式VHDL程序描述一個數(shù)字系統(tǒng)的描述方式有行為描述、數(shù)據(jù)流描述和結(jié)構化描述等三種描述方式。（2）數(shù)據(jù)流描述方式數(shù)據(jù)流描述方式也稱RTL描述方式，即寄存器傳輸級描述，數(shù)據(jù)流描述方式就是用布爾代數(shù)表達式描述電路或系統(tǒng)中信號的傳送關系。數(shù)據(jù)流的描述建立在并行信號賦值語句描述基礎上，直觀地表達了電路底層的邏輯行為，是一種可以進行邏輯綜合的描述方式。項目7VHDL程序的描述方式與IP庫的使用libraryieee;useieee.std_logic_1164.all;entityhalf_adderisport(a,b:instd_logic;s,c0:outstd_logic);endhalf_adder;architecturehaddofhalf_adderissignalc,d:std_logic:='0';beginc<=aorb;d<=anandb;c0<=notd;s<=candd;endhadd;【例7.2】半加器的數(shù)據(jù)流描述項目7VHDL程序的描述方式與IP庫的使用半加器的數(shù)據(jù)流描述，輸入信號a和b的變化，引起或門輸出c及與非門輸出d的變化，而c和d的變化進一步引起半加器進位輸出c0以及半加器和s的變化。1．VHDL程序的描述方式VHDL程序描述一個數(shù)字系統(tǒng)的描述方式有行為描述、數(shù)據(jù)流描述和結(jié)構化描述等三種描述方式。（3）結(jié)構化描述方式結(jié)構化描述是以元件為基礎，通過描述模塊和模塊之間的連接關系，反映整個系統(tǒng)的構成和性能。此方法適用于多層次設計，可以把一個復雜的系統(tǒng)分為多個子系統(tǒng)，將每一個子系統(tǒng)設計為一個模塊，再用結(jié)構化描述模塊和模塊之間的連接關系，形成一個整體。在結(jié)構化描述方法中，元件例化語句是基本描述語句，元件例化描述由元件聲明和調(diào)用元件兩部分組成。項目7VHDL程序的描述方式與IP庫的使用（3）結(jié)構化描述方式在結(jié)構化描述方法中，元件例化語句是基本描述語句，元件例化描述由元件聲明和調(diào)用元件兩部分組成。元件聲明語句在結(jié)構體、程序包(package)、塊語句(block)的說明部分聲明。元件聲明語句的格式為：component元件名[類屬語句]port(端口語句);endcomponent;項目7VHDL程序的描述方式與IP庫的使用“元件名”為調(diào)用模塊的實體名類屬語句及端口語句的說明與要調(diào)用模塊的實體相同，即名稱及順序要完全一致。（3）結(jié)構化描述方式聲明元件后，可以對元件進行調(diào)用，調(diào)用元件的格式為：例化名：元件名portmap(信號，…);其中“例化名”相當于元件標號，是必須的。portmap(信號，…)語句在結(jié)構體并行執(zhí)行語句中使用。portmap(信號，…)語句將調(diào)用元件與當前設計實體中的指定端口相連，實現(xiàn)端口映射的方式有名稱映射和位置映射二種。項目7VHDL程序的描述方式與IP庫的使用二種實現(xiàn)端口映射的方式，名稱映射和位置映射。名稱映射格式為：例化名：元件名Portmap(元件端口1=>映射信號1,元件端口2=>映射信號2,…,元件端口n=>映射信號n);“=>”是關聯(lián)符，表示采用名稱關聯(lián)，左邊的調(diào)用元件端口與右邊的映射信號相連，各端口關聯(lián)說明的順序任意。位置映射格式為：例化名：元件名portmap(映射信號1,映射信號2,…,映射信號n);使用位置關聯(lián)，采用順序一致原則，即元件說明語句中的端口按順序依次與映射信號1到映射信號n連接。項目7VHDL程序的描述方式與IP庫的使用libraryieee;useieee.std_logic_1164.all;entitynoand_2is port(a,b:instd_logic; c:outstd_logic);endentitynoand_2;architecturebehaveofnoand_2isbegin c<=anandb;endarchitecturebehave;【例7.3】采用結(jié)構化描述方法描述如圖7.7所示的邏輯原理圖。項目7VHDL程序的描述方式與IP庫的使用①創(chuàng)建工程，在工程中創(chuàng)建文件名為“noand_2”的VHDL程序文件，實現(xiàn)二輸入與非邏輯功能的VHDL程序如下：圖7.7

4輸入與非門邏輯原理圖libraryieee;useieee.std_logic_1164.all;entityord4_1isport(a1,b1,c1,d1:instd_logic;z1:outstd_logic);endentityord4_1;architecturebehaveoford4_1iscomponentnoand_2is--聲明元件port(a,b:in

std_logic;c:outstd_logic);endcomponentnoand_2;項目7VHDL程序的描述方式與IP庫的使用②在同一工程中，創(chuàng)建文件名為“ord4_1”的VHDL程序文件，并置為頂層文件。采用結(jié)構化描述方式，實現(xiàn)四輸入邏輯功能的VHDL程序如下：signals1,s2:std_logic;beginu1:noand_2portmap(a1,b1,s1);--位置關聯(lián)方式u2:noand_2portmap(a=>c1,c=>s2,b=>d1);--名稱關聯(lián)方式u3:noand_2portmap(s1,s2,c=>z1);--混合關聯(lián)方式

endarchitecturebehave;元件調(diào)用項目7VHDL程序的描述方式與IP庫的使用③程序編譯“ord4_1”的VHDL程序文件，在QuartusPrime20.1集成環(huán)境，選擇【Tool】菜單【NetlistViewers】選項【RTLViewer】命令，將產(chǎn)生結(jié)構化描述方法描述的例7.3的寄存器傳輸級綜合效果圖，如圖7.8所示。圖6.8寄存器傳輸級綜合效果圖2．IP功能模塊ROM存儲器定制IntelFPGA芯片內(nèi)提供了片上存儲器模塊供設計者使用，只要根據(jù)實際電路的設計需要選擇IP庫中適當?shù)拇鎯ζ髂K，為其設定適當?shù)膮?shù)即可。下面介紹FPGA片上IPROM的使用，包括IPROM初始化數(shù)據(jù)文件與IPROM元件定制。項目7VHDL程序的描述方式與IP庫的使用2．IP功能模塊ROM存儲器定制（1）定制IPROM初始化數(shù)據(jù)文件定制IPROM初始化數(shù)據(jù)文件的步驟：①在QuartusPrime20.1集成環(huán)境，選擇【File】菜單【New…】命令，彈出編輯文件類型【New】對話框，如圖7.8所示。項目7VHDL程序的描述方式與IP庫的使用圖7.8New對話框2．IP功能模塊ROM存儲器定制項目7VHDL程序的描述方式與IP庫的使用定制IPROM初始化數(shù)據(jù)文件的步驟：②選擇【MemoryFile】的【MemoryInitializationFile】選項，創(chuàng)建“.mif”格式初始化數(shù)據(jù)文件。如果選擇【Hexadecimal(Intel-Format)File】選項，則創(chuàng)建“.hex”格式，初始化數(shù)據(jù)文件。單擊【OK】按鈕退出【New】對話框；彈出【NumberofWords&WordSize】對話框，如圖7.9所示。圖7.9ROM字節(jié)數(shù)與位寬設置對話框2．IP功能模塊ROM存儲器定制項目7VHDL程序的描述方式與IP庫的使用定制IPROM初始化數(shù)據(jù)文件的步驟：③在【NumberofWords&WordSize】對話框，設置ROM數(shù)據(jù)文件大小，包括字節(jié)數(shù)【Numberofwords】及位寬【W(wǎng)ordsize】。根據(jù)設計要求設置ROM數(shù)據(jù)文件的字節(jié)數(shù)和位寬后，單擊【NumberofWords&WordSize】對話框【OK】按鈕，在Quartus

Prime20.1集成環(huán)境，將自動創(chuàng)建“.mif”的ROM初始化文件數(shù)據(jù)表格，如圖7.10所示。圖7.10空白的ROM初始化文件數(shù)據(jù)表格2．IP功能模塊ROM存儲器定制項目7VHDL程序的描述方式與IP庫的使用定制IPROM初始化數(shù)據(jù)文件的步驟：④表格中的數(shù)據(jù)格式設置。在窗口邊緣地址欄【Addr】的列或行，單擊右鍵彈出快捷菜單，如圖7.11所示?！続dderessRadix】選項，設置ROM地址值的顯示方式；【MemoryRadix】選項，設置ROM中每個字節(jié)的數(shù)值顯示方式。圖7.10_1地址值與存儲器顯示格式快捷菜單2．IP功能模塊ROM存儲器定制（2）定制IPROM元件通常利用IP模塊管理窗口，定制ROM功能模塊，并將ROM初始化數(shù)據(jù)加載于此ROM功能模塊中。設計步驟如下：①在QuartusPrime集成環(huán)境，選擇【Tools】→【IPcatalog】命令，打開【IPcatalog】窗口。在【IPcatalog】窗口的【InstalledIP】展卷欄，選擇【Library】→【BasicFunctions】→【OnChipMemory】→【ROM：1-PORT】選項，如圖7.11所示。項目7VHDL程序的描述方式與IP庫的使用圖7.11IP目錄窗口2．IP功能模塊ROM存儲器定制②單擊【IPcatalog】窗口的【+Add...】按鈕，彈出【SaveIPVariation】對話框。在【IPvariationfilename】項，輸入創(chuàng)建的單端口只讀存儲器的文件名“IP_ROM”；在【IPvariationfiletype】項，文件類型選擇【VHDL】，如圖7.12所示。項目7VHDL程序的描述方式與IP庫的使用圖7.12IP例化模塊保存對話框完成IP功能模塊類型及輸出文件名設置后，單擊【SaveIPVariation】對話框的【OK】按鈕，根據(jù)設置的創(chuàng)建IP功能模塊的不同，將生成不同的參數(shù)設置對話框。如果設置的為單端口ROM功能模塊，將彈出【MegaWizardPlug-InManager[page1of5]】對話框。如圖7.13所示。2．IP功能模塊ROM存儲器定制③在單端口ROM功能模塊的【MegaWizardPlug-InManager[page1of5]】對話框，主要設置ROM功能模塊的控制線、地址線和數(shù)據(jù)線。項目7VHDL程序的描述方式與IP庫的使用圖7.13ROM功能模塊定制對話框在【Howwideshouldthe`q`outputbusbe?】與【Howmany8-bitwordsofmemory?】欄，分別設計數(shù)據(jù)線數(shù)與地址線范圍。地址范圍、數(shù)據(jù)線數(shù)設置要與ROM初始化數(shù)據(jù)文件相適應。在【W(wǎng)hatshouldthememoryblocktypebe?】欄，選擇默認的【Auto】，則在適配中，Quartusprime將根據(jù)選中的目標器件系列，自動確定嵌入ROM模塊的類型。在【W(wǎng)hatclockingmethodwouldyouliketouse】欄，選擇【Singleclock】選項，ROM地址輸入與ROM數(shù)值輸出使用同一時鐘信號控制；選擇【Dualclock】選項，ROM地址輸入與ROM數(shù)值輸出使用不同的時鐘信號控制。2．IP功能模塊ROM存儲器定制④在單端口ROM宏功能模塊的【MegaWizardPlug-InManager[page2of5]】對話框，主要設置ROM輸出端口的鎖存器。項目7VHDL程序的描述方式與IP庫的使用圖7.14ROM功能模塊輸入輸出鎖存器定制在【W(wǎng)hichportsshouldberegistered?】欄，選擇【‘q’outputport】復選框，則ROM內(nèi)的數(shù)值輸出通過鎖存器輸出；若不選，則直接輸出。2．IP功能模塊ROM存儲器定制⑤在單端口ROM宏功能模塊的【MegaWizardPlug-InManager[page3of5]】對話框，主要設置ROM的初始化數(shù)據(jù)文件。項目7VHDL程序的描述方式與IP庫的使用圖7.15ROM功能模塊初始化文件定制選擇【Yes,usethisfileforthememorycontentdata】單選項，單擊對話框中的按鈕，選擇前面創(chuàng)建的ROM初始化數(shù)據(jù)文件（.mif或.hex格式文件），定制ROM的初始化數(shù)據(jù)。2．IP功能模塊ROM存儲器定制⑥在單端口ROM功能模塊的【MegaWizardPlug-InManager[page4of5]】對話框，設置是否生成網(wǎng)表，在使用第三方EDA綜合工具時是否允許優(yōu)化，一般采用默認設置。項目7VHDL程序的描述方式與IP庫的使用圖7.16ROM宏功能模塊第三方綜合工具設置2．IP功能模塊ROM存儲器定制⑦在單端口ROM功能模塊的【MegaWizardPlug-InManager[page5of5]】對話框，設置生成宏功能模塊輸出文件。項目7VHDL程序的描述方式與IP庫的使用圖7.17ROM功能模塊輸出文件定制【.vhd】為輸出實例化的VHDL程序的功能模塊文件【.inc】為輸出AHDL程序的功能模塊文件【.cmp】為輸出功能模塊的實例聲明文件【.bsf】為輸出功能模塊的原理圖元件文件【_inst.vhd】為輸出功能模塊元件的VHDL例化示例文件3．IP功能模塊PLL鎖相環(huán)定制FPGA器件內(nèi)通常提供嵌入式鎖相環(huán)(PLL)，此嵌入式模擬鎖相環(huán)可以與輸入的時鐘信號同步，并以其作為參考信號實現(xiàn)鎖相，從而輸出多個同步倍頻或分頻的片內(nèi)時鐘，供邏輯系統(tǒng)應用。下面介紹FPGA中嵌入式鎖相環(huán)的定制步驟：項目7VHDL程序的描述方式與IP庫的使用①在QuartusPrime集成環(huán)境，選擇【Tools】→【IPcatalog】命令，打開【IPcatalog】窗口。3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.18IP目錄窗口②在【IPcatalog】窗口的【InstalledIP】展卷欄，選擇【Library】→【BasicFunctions】→【Clocks;PLLsandResets】→【PLL】→【ALTPLL】選項，如圖7.18所示。3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.19IP例化模塊保存對話框③單擊【IPcatalog】窗口的【+Add...】按鈕，彈出【SaveIPVariation】對話框。在【IPvariationfilename】項，設置IP功能模塊輸出的路徑與文件名，如“E:/XM7/L7.5/PLL_LX”；在【IPvariationfiletype】項，選擇IP功能模塊輸出的文件類型，如選擇【VHDL】，如圖7.19所示，單擊【OK】按鈕，彈出【MegaWizardPlug-InManager[page1of12]】對話框。3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.20PLL功能模塊輸入信號頻率定制④【MegaWizardPlug-InManager[page1of12]】對話框，定制PLL功能模塊的輸入頻率、鎖相環(huán)類型及工作模式。在【W(wǎng)hatisthefrequencyoftheinclk0input?】欄，輸入框中輸入外部輸入頻率值，如“50MHz”；在【OperationMode】選項組，選擇鎖相環(huán)的工作模式，一般選擇內(nèi)部反饋通道的通用模式3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.21PLL功能模塊控制信號定制⑤在【MegaWizardPlug-InManager[page2of12]】對話框，主要定制PLL的控制信號，如PLL的使能控制信號“pllena”；異步復位信號“areset”；鎖相輸出信號“l(fā)ocked”等,如圖7.21所示。3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.22PLL功能模塊輸入信號脈寬定制⑥【MegaWizardPlug-InManager[page3of12]】-【MegaWizardPlug-InManager[page5of12]】對話框，主要是定制輸入信號脈寬及是否采用第二個外部時鐘，如圖7.22、7.23、7.24所示。3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.23PLL功能模塊輸入信號定制⑥【MegaWizardPlug-InManager[page3of12]】-【MegaWizardPlug-InManager[page5of12]】對話框，主要是定制輸入信號脈寬及是否采用第二個外部時鐘，如圖7.22、7.23、7.24所示。3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.24PLL功能模塊輸入信號定制⑥【MegaWizardPlug-InManager[page3of12]】-【MegaWizardPlug-InManager[page5of12]】對話框，主要是定制輸入信號脈寬及是否采用第二個外部時鐘，如圖7.22、7.23、7.24所示。3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.25PLL功能模塊輸出C0信號定制⑦在【MegaWizardPlug-InManager[page6of12]】對話框，主要定制c0輸出端頻率的倍頻因子、分頻因子、移相、占空比等。【Clockmultiplicationfactor】的下拉列表框中，設置倍頻因子【Clockdivisionfactor】的下拉列表框中，設置分頻因子【Clockphaseshift】的下拉列表框中，設置移相值【Clockdutycycle(%)】的下拉列表框中，設置占空比3．IP功能模塊PLL鎖相環(huán)定制項目7VHDL程序的描述方式與IP庫的使用圖7.26PLL功能模塊輸出C4信號定制⑧【MegaWizardPlug-InManager[page7of12]-[page10of12]】對話框，主要定制c1、c2、c3、c4輸出端頻率的倍頻因子、分頻因子、移相、占空比等，是否選擇復選框【Usethisclock】，決定是否使用該輸出端?！綧egaWizardPlug-InManager[page10of12]】對話框，定制c4輸出端頻率的倍頻因子、分頻因子、移相、占空比，如圖7.26所示。項目7LED點陣顯示屏控制器編程下載

編程下載的目的是將設計所生成的文件通過計算機下載到目標器件，驗證設計是否滿足實際要求或能否在實際中應用。LED點陣顯示屏控制器硬件測試，需要將3片16×16LED點陣與FPGA最小系統(tǒng)板相連接，然后，載入LED點陣顯示屏控制器VHDL程序，現(xiàn)場在線測試LED點陣顯示屏顯示信息的正確性。項目7LED點陣顯示屏控制器編程下載（1）LED點陣顯示屏控制器控制模塊基于VHDL程序的LED點陣顯示屏控制器模塊輸入輸出端口，如圖7.45所示。1.硬件電路連接圖7.45LED點陣顯示屏控制器輸入輸出端口【clk】為系統(tǒng)時鐘信號輸入端，與FPGA最小系統(tǒng)板所提供的50MHz時鐘信號相連接【out_row[15..0]】為顯示屏行線控制輸出端，3片16×16LED