《電子技術(shù)基礎(chǔ)-數(shù)字電子技術(shù)》課件第3章

第3章組合邏輯電路3.1組合邏輯電路及特點3.2組合邏輯電路的分析3.3組合邏輯電路的設(shè)計3.4常用組合邏輯集成電路3.5組合邏輯電路中的競爭與冒險小結(jié)技能實訓(xùn)(3-1)

3.1組合邏輯電路及特點

組合邏輯電路是由若干個邏輯門電路組合構(gòu)成,可完成組合邏輯功能的數(shù)字電路。它可以有多個輸入端和多個輸出(也可是單一輸出)端,如圖3-1所示。

組合邏輯電路輸出變量與輸入變量的關(guān)系可用一組邏輯函數(shù)式表示：

圖3-1組合邏輯電路框圖

3.2組合邏輯電路的分析

3.2.1組合邏輯電路的分析方法

組合邏輯電路的分析問題是需要根據(jù)一已知的邏輯電路分析出所完成邏輯功能的問題。一個組合邏輯電路可以由若干個門電路組合而成,如圖3-2所示的同或門邏輯電路由五個與非門組合而成,分析它所完成的邏輯功能,可通過如下步驟來完成。圖3-2同或門邏輯電路

1.根據(jù)邏輯圖寫出輸出邏輯函數(shù)表達式

首先觀察邏輯圖的組成,根據(jù)邏輯圖從輸入到輸出,逐級寫出各邏輯門的邏輯表達式,最后得出輸出端的邏輯表達式。(3-2)

2.化簡邏輯函數(shù)

將已得到的邏輯表達式用代數(shù)法或卡諾圖法化簡,得到最簡與或表達式。對于式(3-2),可得(3-3)3.列真值表

根據(jù)化簡的邏輯表達式(3-3)列出真值表,如表3-1所示。

4.分析邏輯功能

由真值表分析邏輯功能。該電路是一個同或門,即當(dāng)A和B相同時,Y為1。

當(dāng)然,以上步驟并非每步均按要求進行,重要的是能正確分析出邏輯功能。3.2.2分析舉例

例3-1

分析圖3-3所示電路的邏輯功能。

解

(1)寫邏輯表達式。(2)化簡。

(3)列真值表。根據(jù)最簡與或表達式,列出真值表如表3-2所示。

(4)分析功能。由真值表看出,當(dāng)輸入A、B、C中1的個數(shù)小于2時,輸出Y為1,否則為0。例3-2

分析圖3-4所示電路的邏輯功能。

解

(1)寫邏輯表達式,化簡。此電路有3個輸出端,要分別寫出邏輯表達式：(2)列真值表。真值表如表3-3所示。

(3)分析功能。此電路是一位數(shù)值比較器,功能為

Y1=1：A＜B

Y2=1：A=B

Y3=1：A＞B

3.3組合邏輯電路的設(shè)計

3.3.1組合邏輯電路的設(shè)計方法

組合邏輯電路的設(shè)計可按以下步驟進行：

(1)分析設(shè)計要求,確定邏輯變量,在進行組合電路設(shè)計之前,要仔細(xì)分析設(shè)計要求,確定輸入、輸出邏輯變量并分別用“0”和“1”加以定義。

(2)列真值表,在分析基礎(chǔ)上列寫出真值表。

(3)寫出邏輯表達式,將真值表中輸出為1所對應(yīng)的各個最小項進行邏輯加得到邏輯表達式。

(4)化簡、變換邏輯函數(shù),由真值表寫出邏輯函數(shù)表達式,可根據(jù)需要用卡諾圖法或代數(shù)法進行化簡變換,此步的目的是為了使所形成的邏輯電路符合特定要求。

(5)畫邏輯圖,根據(jù)化簡后的邏輯函數(shù)表達式,畫出符合要求的邏輯圖。3.3.2設(shè)計舉例

例3-3

設(shè)計一個三人表決電路,最少二人同意結(jié)果才可通過,只有一人同意則結(jié)果被否定。試用與非門實現(xiàn)邏輯電路。

解

(1)分析設(shè)計要求,確定邏輯變量。

設(shè)A、

B、C分別代表三個人,用Y表示表決結(jié)果。則根據(jù)題意A、B、C分別是電路的三個輸入端,同意為1,不同意為0。Y是電路的輸出端,通過為1,否定為0。

(2)列真值表。根據(jù)設(shè)計要求及所確定的邏輯變量,可列出真值表如表3-4所示。

(3)寫邏輯表達式。由表3-4可知,能使表決通過,即Y為1所對應(yīng)的輸入變量最小項是、ABC。故其表達式可寫為(3-4)

(4)化簡、變換邏輯表達式。上式是最小項與或表達式,可進行邏輯化簡,以得到最簡式。(3-5)=AB+AC+BC上式為最簡與或表達式,若要求用與非門表示則可進一步變換為(3-6)

(5)畫邏輯電路圖。根據(jù)以上分析可知,式(3-4)～式(3-6)是同一邏輯關(guān)系的不同表示形式。它們對應(yīng)的邏輯圖如圖

3-5所示。圖3-5例3-3邏輯圖(a)未經(jīng)化簡型;(b)與或型;(c)與非型例3-4

設(shè)計一個二進制加法電路,要求有兩個加數(shù)輸入端,一個求和輸出端,一個進位輸出端。

解

(1)分析設(shè)計要求,確定邏輯變量。

這是一個可完成一位二進制加法運算的電路,設(shè)兩個加數(shù)分別為A和B,輸出和為S,進位輸出為C。

(2)列真值表。根據(jù)一位二進制加法運算規(guī)則及所確定的邏輯變量,可列出真值表如表3-5所示。

(3)寫邏輯表達式。

(3-7)(3-8)

(4)畫邏輯電路圖。根據(jù)式(3-7)、式(3-8),畫出邏輯電路圖如圖3-6(a)所示。此加法器可完成一位二進制加法運算,但沒考慮低位進位,故也稱為半加器。圖3-6(b)是其邏輯符號。

3.4常用組合邏輯集成電路

3.4.1加法器

在數(shù)字系統(tǒng)中,任何復(fù)雜的二進制運算都是通過加法運算來變換完成的,加法器是實現(xiàn)加法運算的核心電路。在例3-4中,我們已提到了在不考慮低位進位情況下完成一位二進制加法運算的半加器。而在進行多位二進制加法運算時,必須考慮低位的進位。

1.全加器

將兩個1位二進制數(shù)及低位進位數(shù)相加的電路稱為全加器。如設(shè)兩個多位二進制數(shù)相加,第i位上的兩個加數(shù)分別為Ai、Bi,來自低位的進位為Ci－1,本位和數(shù)為Si,向高位的進位數(shù)為Ci,則全加器的運算規(guī)律如真值表3-6所示。

利用異或門組成的全加器如圖3-7所示。圖3-7全加器(a)邏輯圖;(b)邏輯符號

2.多位加法器

多個1位二進制全加器的級聯(lián)就可以實現(xiàn)多位加法運算。根據(jù)級聯(lián)方式,可以分成串行進位加法器和超前進位加法器兩種。

圖3-8為由4個全加器構(gòu)成的4位串行進位加法器。這種加法器的特點是：低位全加器輸出的進位信號依次加到相鄰高位全加器的進位輸入端,最低位的進位輸入端接地,同時每一位的加法運算必須要等到低一位的進位產(chǎn)生以后才能進行,因此,串行進位加法器的運算速度較慢。圖3-8串行進位加法器為了克服串行進位加法器運算速度比較慢的缺點,設(shè)計出了一種速度更快的超前進位加法器。

它的設(shè)計思想是設(shè)法將低位進位輸入信號Ｃi－1經(jīng)判斷直接送到輸出端,以縮短中間傳輸路徑,提高工作速度。如可令

Ci=AiBi+(Ai+Bi)Ci－1

這樣,只要Ai=Bi=1,或Ai和Bi有一個為1、Ｃi－1=1,則直接令

Ci=1。

常用的超前進位加法器芯片有７４ＬＳ２８３,它是4位二進制加法器。其邏輯符號及外引線圖如圖3-9所示。圖3-9超前進位加法器74ＬＳ283(a)邏輯符號;(b)外引線圖3.4.2數(shù)值比較器

數(shù)值比較器就是對兩個二進制數(shù)A和B進行比較,以判斷其大小的邏輯電路,比較的結(jié)果有以下3種情況：A>B、A<B、A=B。1位數(shù)值比較器已在例3-2中討論過。多位數(shù)進行比較時,需要從高位到低位逐位進行比較,只有在高位相等時,才能進行低位比較。常用的集成器件74LS85是一種4位數(shù)值比較器,其功能如表3-7所示,圖3-10是邏輯符號和外引線排列圖。圖3-104位數(shù)值比較器74LS85(a)邏輯符號;(b)外引線圖3.4.3編碼器

1.二進制編碼器

1)二進制編碼器原理

1位二進制代碼0和1可表示兩種信息,用n位二進制代碼對2n個信息進行編碼的電路稱為二進制編碼器。圖3-11(a)所示為由與非門及非門組成的三位二進制編碼器的邏輯圖,圖(b)是邏輯符號。三位二進制編碼器有3個輸出端,可對8個輸入信號進行編碼,又稱為8-3線編碼器。

分析邏輯圖可得輸出邏輯表達式為

Y2=I4+I5+I6+I7

Y1=I2+I3+I6+I7

Y0=I1+I3+I5+I7圖3-11二進制編碼器(a)邏輯圖;(b)邏輯符號根據(jù)邏輯關(guān)系可列出此8-3線編碼器真值表如表3-8所示。

2)二進制優(yōu)先編碼器

為解決編碼器輸入信號之間的排斥問題,設(shè)計了優(yōu)先編碼器。優(yōu)先編碼器允許多個輸入端同時有編碼請求,但由于在設(shè)計優(yōu)先編碼器時,已經(jīng)預(yù)先對所有編碼信號按優(yōu)先順序進行了排隊,排出了優(yōu)先級別。因此,即使輸入端有多個編碼請求,編碼器也只對其中優(yōu)先級別最高的有效輸入信號進行編碼,而不考慮其他優(yōu)先級別比較低的輸入信號。優(yōu)先級別可以根據(jù)實際需要確定。

常用的優(yōu)先編碼器集成器件是74LS148,它是一種8-3線優(yōu)先編碼器,其邏輯功能見表3-9所示,圖3-12是邏輯符號及外引線圖。圖3-12優(yōu)先編碼器74LS148(a)邏輯符號;(b)外引線圖例3-5

試用兩片74LS148優(yōu)先編碼器擴展成16-4線優(yōu)先編碼器。

解由于每片74LS148有８個信號輸入端,兩片正好16個輸入端,故待編碼的信號輸入端無需擴展;而每片代碼輸出只有３位,所以需要擴展一位代碼輸出端,邏輯圖如圖3-13所示。圖3-13例3-5邏輯圖

2.二-十進制編碼器

我們已經(jīng)知道,二-十進制編碼是指將1位十進制數(shù)用4位二進制數(shù)來表示的方法,亦稱BCD碼。完成BCD編碼的電路稱為二-十進制編碼器,亦稱10-4線編碼器。BCD碼的編碼方案很多,如8421碼,5421碼,2421碼等,其中常用的是8421BCD碼,其典型芯片是74LS147,這是一個二-十進制優(yōu)先編碼器,其邏輯符號及外引線圖如圖3-14所示。圖3-14二-十進制優(yōu)先編碼器74LS147(a)邏輯符號;(b)外引線圖3.4.4譯碼器

1.譯碼器原理

譯碼器的輸入是二進制代碼,輸出是與之對應(yīng)的特定電平信號。以二進制譯碼為例,如輸入為n個變量組成的二進制代碼,則輸出有2n個變量與之對應(yīng)。圖3-15所示是二輸入、四輸出(簡稱2-4線)譯碼器原理邏輯圖。

它的輸出表達式分別為(3-11)圖3-152-4線譯碼器邏輯圖根據(jù)譯碼器輸出表達式,可列出真值表如表3-11所示。

2.二進制譯碼器

如上所述,二進制譯碼器是將輸入的二進制代碼轉(zhuǎn)換成相對應(yīng)的輸出信號。這類譯碼器是全譯碼器,它對所有變量輸入組合均有相應(yīng)譯碼輸出。常用的二進制集成譯碼器為74LS138。其邏輯圖、邏輯符號及外引線圖如圖3-16所示。它有3個輸入端和8個輸出端,因此稱為3-8線譯碼器,其邏輯功能如表3-12所示。圖3-16譯碼器74LS138(a)邏輯圖;(b)邏輯符號;(c)外引線圖

A2、A1、A0是3個二進制代碼輸入端;是8個輸出端,低電平有效;另有STA、、個使能控制端,作為擴展或級聯(lián)時使用。當(dāng)STA＝0或+

=1時,譯碼器不工作,輸出被封鎖為高電平1,當(dāng)STA=1且+

=0時,譯碼器才能正常工作,此時由圖3-16可得出輸出函數(shù)式為例3-6

用74LS138實現(xiàn)邏輯函數(shù)Y(A、B、C)=m0+m2+m5+m7。

解Y(A、B、C)=m0+m2+m5+m7=。

將A、B、C

分別接譯碼器輸入A2、A1、A0,則從譯碼器輸出Y0、Y2、Y5、Y7端可得到m0、m2、m5、m7,再用一與非門連接即可,如圖3-17所示。

例3-7

使用兩片74LS138組成4-16線譯碼器。

解此題是譯碼器的擴展問題,有效地利用使能端可以對芯片進行功能擴展,圖3-18所示電路即為用兩片74LS138組成的4-16線譯碼器。圖3-17例3-6邏輯圖圖3-18兩片74LS138組成的4-16線譯碼器

3.二-十進制譯碼器

將輸入的BCD碼譯成十個對應(yīng)輸出信號的電路稱為二-十進制譯碼器。因為它有4個輸入端,10個輸出端,所以又稱為4-10線譯碼器。

74LS42是常用的二-十進制譯碼器,其邏輯符號,外引線排列如圖3-19所示,表3-13是其邏輯功能表。圖3-19集成譯碼器74LS42(a)邏輯符號;(b)外引線圖

4．顯示譯碼器

用來顯示數(shù)字、符號的器件稱為數(shù)碼顯示器,簡稱數(shù)碼管。數(shù)碼管種類有輝光數(shù)碼管,熒光數(shù)碼管、半導(dǎo)體數(shù)碼管(LED管)和液晶顯示器(LCD顯示器)等幾種。常見的半導(dǎo)體數(shù)碼管為七段字型結(jié)構(gòu),并分為共陰型和共陽型。圖3-20為顯示數(shù)字和帶小數(shù)點(DP)的七段數(shù)碼管。圖3-20半導(dǎo)體數(shù)碼管(a)外形結(jié)構(gòu);(b)數(shù)碼字型圖3-21為共陰和共陽兩種工作方式原理圖。圖3-21兩種工作方式原理圖(a)共陰型;(b)共陽型半導(dǎo)體數(shù)碼管字型清晰,工作電壓低(1.5～3V)、體積小、可靠性好、壽命長、響應(yīng)速度快、發(fā)光顏色因所用材料不同有紅色、綠色、黃色等,可以直接用TTL門驅(qū)動。其缺點是工作電流較大,段電流為幾至幾十毫安。

上述七段字型數(shù)碼管工作時必須采用4-7線七段顯示譯碼器進行譯碼驅(qū)動,其輸入為四位二進制BCD碼,輸出為七根控制線。下面以74LS48為例介紹七段顯示譯碼器。

74LS48用于共陰極半導(dǎo)體數(shù)碼式譯碼/驅(qū)動器,其邏輯符號、外引線排列如圖3-22所示,其功能如表3-14所示。圖3-2274LS48譯碼/驅(qū)動器(a)邏輯符號;(b)外引線圖圖3-23給出了8位數(shù)碼顯示系統(tǒng)滅零控制的連接方法。圖3-23有滅零控制的數(shù)碼顯示系統(tǒng)圖3.4.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器

數(shù)據(jù)選擇器又稱多路選擇器,其邏輯功能是從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出。數(shù)據(jù)分配器又稱多路分配器,其邏輯功能是將一路輸入數(shù)據(jù)分配到指定的數(shù)據(jù)輸出上。圖3-24所示是四通道數(shù)據(jù)選擇器/數(shù)據(jù)分配器的示意圖。其中D為數(shù)據(jù)輸入端,Y為數(shù)據(jù)輸出端,A為數(shù)據(jù)選擇輸入端(又稱地址輸入端),此圖中有四路輸入/輸出數(shù)據(jù),故需要兩個地址輸入端,如果有2n路輸入/輸出數(shù)據(jù),則需要n個地址輸入端。圖3-24四通道數(shù)據(jù)選擇/分配器示意圖

1．?dāng)?shù)據(jù)選擇器

常見的數(shù)據(jù)選擇器有二選一、四選一、八選一、十六選一等。下面以常用的四選一數(shù)據(jù)選擇器74LS153為例,介紹數(shù)據(jù)選擇器的原理及使用。

74LS153是雙四選一數(shù)據(jù)選擇器,即一個芯片中包含兩個四選一電路。其邏輯圖,邏輯符號及外引線排列見圖3-25所示,其功能表見表3-15所示。圖3-25四選一數(shù)據(jù)選擇器74LS153(a)邏輯圖;(b)邏輯符號;(c)外引線圖

74LS153中的兩個四選一數(shù)據(jù)選擇器共用一個地址輸入端(Ａ１、Ａ０)、電源和地,其他均各自獨立。每個輸出邏輯表達式為

(3-12)

除以上介紹的雙四選一數(shù)據(jù)選擇器74LS153外,常用的數(shù)據(jù)選擇器還有八選一數(shù)據(jù)選擇器74LS151,十六選一數(shù)據(jù)選擇器74LS150,二選一數(shù)據(jù)選擇器74LS157等。

利用數(shù)據(jù)選擇器可實現(xiàn)組合邏輯函數(shù),下面通過兩個例題進行討論。例3-8

用74LS153實現(xiàn)邏輯函數(shù)Z=AB+AB。

解雙四選一數(shù)據(jù)選擇器74LS153有兩個地址端,可將輸入變量A、B分別送入選擇地址端A1、A0。令ST=0,再根據(jù)邏輯要求將數(shù)據(jù)輸入端D0～D3分別置0或1,即可實現(xiàn)所要求的邏輯功能,具體方法是將A1=A,A0=B帶入式(3-12)中,再根據(jù)所要實現(xiàn)的邏輯函數(shù)Z=AB+AB求出D0～D3的數(shù)值：得Ｄ０=D2=0,D1=D3=1畫出邏輯圖如圖3-26所示。圖3-26例3-8邏輯圖例3-9

用74LS153實現(xiàn)邏輯函數(shù)Z=AD+BCD。

分析此題有四個邏輯變量,而74LS153只有兩個地址輸入端,要完成此題,可將C、D接在地址A1、A0端,另兩個變量A、B則由數(shù)據(jù)輸入端引入。再分別討論在各個地址下的數(shù)據(jù)輸入值。

解當(dāng)CD為00,即A1A0為00時,D0被選通。將CD為00代入Z=AD+BCD式得

Z=A+B

即D0=A+B

同理,CD為01時,Z=D1=0;CD為10時,Y=D2=A;CD為11時,Y=D3=0。

畫邏輯圖如圖3-27所示。圖3-27例3-9邏輯圖

2.數(shù)據(jù)分配器

從邏輯功能看,數(shù)據(jù)分配器與數(shù)據(jù)選擇器相反,它只有一個數(shù)據(jù)輸入端,在n個地址端控制下,可將其送到2n個輸出端的一端上。

我們已知,74LS138有8個譯碼輸出,3個譯碼輸入和3個使能端,現(xiàn)將譯碼輸出Y0～Y7改作數(shù)據(jù)數(shù)出,譯碼輸入A2～A0改作地址控制,使能端STA、STB、STC中的一個改作數(shù)據(jù)輸入端D,即形成一個8路數(shù)據(jù)分配器了。需要注意的是當(dāng)選擇STB或STC作為數(shù)據(jù)輸入端D時,輸出為原碼;當(dāng)選擇STA作為數(shù)據(jù)輸入端D時,輸出為反碼,如圖3-28所示。圖3-2874LS138構(gòu)成3-8線數(shù)據(jù)分配器(a)STB作為數(shù)據(jù)輸入端;(b)STA作為數(shù)據(jù)輸入端

3.5組合邏輯電路中的競爭與冒險

3.5.1競爭冒險的概念

1.競爭

在組合邏輯電路中,當(dāng)某個輸入邏輯變量分別經(jīng)過兩條以上的路徑到達門電路的輸入端時,由于每條路徑對信號的延遲時間不同,所以信號到達門電路輸入端的時間就有先有后,這種現(xiàn)象就叫競爭。如在圖3-29(a)中,信號A一路經(jīng)過G1到達G2,另一路直接到達G2,因為G1有延時,所以兩路信號到達G2的時間是不同的,這樣就出現(xiàn)了兩路信號在G2輸入端的競爭。當(dāng)然,由于各邏輯門的傳輸延遲時間離散性較大,信號多經(jīng)過一級門并不見得比少經(jīng)過一級門的延遲時間長,所以競爭是隨機的。

圖3-29競爭冒險(a)邏輯電路;(b)工作波形

2．冒險

在上例中,若按理想情況分析,則無論變量A為何值,Y均為0。但若考慮競爭問題,則可能會出現(xiàn)如圖3-29(b)所示現(xiàn)象。即在某一瞬間出現(xiàn)了不應(yīng)該出現(xiàn)的尖峰脈沖,從而可能引起對電路的干擾,我們將這種現(xiàn)象稱為冒險。產(chǎn)生冒險的原因不止源于競爭,這里不作詳述。3.5.2競爭冒險的判斷與消除

1.判斷

根據(jù)前面的介紹,我們知道邏輯電路中有競爭就可能產(chǎn)生冒險。所以判斷競爭冒險的基本方法可從邏輯函數(shù)式的結(jié)構(gòu)出發(fā)來判斷此邏輯電路是否存在某個變量的原變量和反變量同時出現(xiàn)的情況,如果有,就具備了競爭的條件。此時可將邏輯函數(shù)式中的其他變量去掉,留下被研究的變量,若得到表達式為Y=A+A,則產(chǎn)生0冒險;若得到表達式為Y=A·A,則產(chǎn)生1冒險。如圖3-30所示的邏輯電路,其邏輯函數(shù)表達式為當(dāng)B=1、C=1時,Y=A+A,即此時信號A在G4輸入端存在競爭,所以此電路可能出現(xiàn)0冒險。圖3-30存在0冒險的邏輯電路

2.消除冒險的方法

1)接濾波電容

因為干擾脈沖一般都較窄,所以在有可能產(chǎn)生干擾脈沖的那些邏輯門的輸出端與地之間并接一個幾百皮法的濾波電容,就可以把干擾脈沖吸收掉。此法簡單可行,但它會使輸出波形邊沿變壞,在要求輸出波形較嚴(yán)格的情況下不宜采用。

2)引入選通脈沖

利用選通脈沖把有冒險脈沖輸出的邏輯門封鎖,使冒險脈沖不能輸出。當(dāng)冒險脈沖消失后,選通脈沖才將有關(guān)的邏輯門打開,允許正常輸出。

3)修改邏輯設(shè)計

修改邏輯設(shè)計,有時是消除冒險現(xiàn)象較理想的辦法。我們知道,產(chǎn)生冒險現(xiàn)象的重要原因是某些邏輯門存在著兩個輸入信號同時向相反的方向變化。若修改邏輯設(shè)計,使得任何時刻每一個邏輯門的輸入端都只有一個變量改變?nèi)≈?這樣所得的邏輯電路就不可能由此而產(chǎn)生冒險。小結(jié)

組合邏輯電路是由邏輯門組成,并且是無記憶的電路。本章討論了組合邏輯電路的分析與設(shè)計及常用的集成組合邏輯電路。

組合邏輯電路的邏輯功能常用邏輯表達式、真值表、卡諾圖、工作波形和邏輯圖等五種形式來表示,熟悉這五種表示形式及它們之間的相互轉(zhuǎn)換是非常重要的。

組合邏輯電路的分析是根據(jù)已知的邏輯圖分析其邏輯功能,其步驟是：已知邏輯圖→寫出邏輯表達式→化簡→列真值表→分析邏輯功能。

組合邏輯電路的設(shè)計是根據(jù)邏輯要求設(shè)計出邏輯圖,其步驟是：已知邏輯要求→列出真值表→寫出表達式→化簡、變換→畫出邏輯圖。

對于本章討論的加法