《EDA技術(shù)案例教程》課件-第5章

第5章綜合訓練5.1任務(wù)一：占空比可調(diào)分頻器的設(shè)計5.2任務(wù)二：可調(diào)數(shù)字電子鐘設(shè)計5.3任務(wù)三：等精度頻率計5.4任務(wù)四：DDS信號源的設(shè)計

5.1 任務(wù)一：占空比可調(diào)分頻器的設(shè)計

5.1.1案例分析

占空比(DutyCycle)是指周期性脈沖信號的高電平占整個周期的比率；分頻是指將一個周期性信號的頻率降低為原來的1/N，就叫N分頻，N稱為分頻系數(shù)。本案例要求設(shè)計一個占空比可調(diào)的分頻器，即對輸入的標準時鐘信號進行分頻，且能改變信號的占空比。通過兩組預置數(shù)據(jù)A和B來改變分頻數(shù)和占空比。A和B的值決定分頻系數(shù)和占空比。

計數(shù)器可以實現(xiàn)分頻功能，計數(shù)器的模即為分頻系數(shù)，改變計數(shù)器的預置值，即可改變分頻系數(shù)。根據(jù)設(shè)計要求，本案例采用兩個8位可預置計數(shù)器和一個D觸發(fā)器構(gòu)成(見圖5-1)。兩個計數(shù)器的預置數(shù)A和B分別控制輸出信號高低電平的寬度，從而既可以改變分頻系數(shù)，也可以改變占空比。

圖5-1占空比可調(diào)分頻器原理圖

5.1.2案例設(shè)計

根據(jù)案例分析及原理圖，我們先進行相關(guān)底層模塊的設(shè)計。

(1)

8位可預置計數(shù)器模塊的VHDL設(shè)計(cnt8.vhd)，其符號圖如圖5-2所示。

圖5-28位可預置計數(shù)器符號圖

8位可預置計數(shù)器模塊仿真波形圖如圖5-3所示。

圖5-38位可預置計數(shù)器模塊仿真波形圖

(2)

D觸發(fā)器模塊的VHDL設(shè)計(d_ff.vhd)，其符號圖如圖5-4所示。

圖5-4D觸發(fā)器符號圖

(3)頂層電路的原理圖設(shè)計(clk_div.bdf)。

在各底層模塊編譯通過，并且功能驗證正確后，再建立頂層文件。把兩個計數(shù)器的器件“組裝”起來，構(gòu)成占空比可調(diào)分頻器(見圖5-5)。

圖5-5占空比可調(diào)分頻器電路圖

占空比可調(diào)分頻器仿真波形圖如圖5-6所示。

圖5-6占空比可調(diào)分頻器仿真波形圖

5.1.3思考題

1.預置數(shù)A、B與分頻系數(shù)和占空比是什么關(guān)系？寫出表達式。

2.若要求實現(xiàn)9分頻，占空比為1∶3，則A、B應設(shè)為何值？

3.給這個分頻器增加一個控制端EN，當EN?=

'0'時分頻器正常工作，EN?=

'1'時停止工作。

5.2 任務(wù)二：可調(diào)數(shù)字電子鐘設(shè)計

5.2.1 案例分析

1．設(shè)計功能要求電子鐘結(jié)構(gòu)圖如圖5-7所示，具體功能如下：

(1)具有時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時。

(2)具有清零，使能，調(diào)節(jié)小時、分鐘的功能。圖5-7電子鐘結(jié)構(gòu)圖

2.設(shè)計內(nèi)容

(1)根據(jù)電路特點，用層次設(shè)計方法，將此設(shè)計任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口。可以多人分別編程和調(diào)試，然后再將各模塊聯(lián)機聯(lián)試，以培養(yǎng)合作者之間的合作精神，同時加深層次化設(shè)計概念。

(2)了解器件管理的含義，以及模塊器件之間的連接概念。

3.設(shè)計步驟

(1)根據(jù)系統(tǒng)設(shè)計要求，采用“自頂向下”設(shè)計方法，由秒計數(shù)模塊、分計數(shù)模塊、時計數(shù)模塊、動態(tài)掃描顯示模塊和7段譯碼模塊五部分組成。畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。

(2)編寫各個模塊的VHDL程序。

(3)編好用于系統(tǒng)仿真的仿真測試文件。

(4)根據(jù)選用的目標芯片及開發(fā)平臺進行管腳鎖定。

(5)記錄系統(tǒng)仿真、硬件測試結(jié)果。

(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

5.2.2 相關(guān)知識點

1．靜態(tài)和動態(tài)顯示原理

點亮LED顯示器有靜態(tài)和動態(tài)兩種方法。所謂靜態(tài)顯示，就是顯示某一字符時，相應的發(fā)光二極管恒定導通或截止。這種方法，每一顯示位都需要一個8位的輸出口控制，占用的硬件較多，一般僅用于顯示位數(shù)較少的場合。而動態(tài)顯示就是一位一位地輪流點亮各位顯示器，對每一位顯示器而言，每隔一段時間點亮一次，利用人的視覺暫留感達到顯示的目的。顯示器的亮度跟導通的電流有關(guān)，也和點亮的時間與間隔的比例有關(guān)。動態(tài)顯示器因其硬件成本較低而得到廣泛的應用。

為了顯示字符和數(shù)字，要為LED顯示器提供顯示段碼(或稱字形代碼)，組成一個“8”字形的7段，再加上一個小數(shù)點位，共計8段，因此提供LED顯示器的顯示段碼為1個字節(jié)。各段碼的對應關(guān)系如表5-1所示。

用LED顯示器顯示十六進制數(shù)和空白及P的顯示段碼，如表5-2所示。從LED顯示器的顯示原理可知，為了顯示字母和數(shù)字，必須將顯示段碼轉(zhuǎn)換成相應的段選碼。這種轉(zhuǎn)換可以通過硬件譯碼器或軟件進行譯碼。

2．電子鐘設(shè)計原理

在一塊FPGA芯片上集成如下電路模塊：

(1)時鐘計數(shù)：

秒——六十進制BCD碼計數(shù)。

分——六十進制BCD碼計數(shù)。

時——二十四進制BCD碼計數(shù)。

同時，整個計數(shù)器有清零、使能、調(diào)時、調(diào)分功能。

(2)

6位8段共陽極數(shù)碼管動態(tài)掃描顯示時、分、秒。

提供的8421BCD碼，經(jīng)譯碼電路后成為8段數(shù)碼管的字形顯示驅(qū)動信號a、b、c、d、e、f、g。掃描電路通過可調(diào)時鐘輸出片選驅(qū)動信號，片選地址為SEL[5..0]。由SEL[5..0]和LED[6..0](a,b,c,d,e,f,g)、dp決定了8位中的哪一位顯示和顯示什么字形。SEL[5..0]變化的快慢決定了掃描頻率的快慢。

5.2.3案例設(shè)計

1.原理圖

電子鐘原理圖如圖5-8所示(模塊化設(shè)計)，說明如下。

(1)模塊說明：各模塊都用VHDL編寫。

(2)秒計數(shù)及時鐘控制模塊：SECOND.VHD。

(3)分計數(shù)及時鐘控制模塊：MINUTE.VHD。

(4)時計數(shù)及時鐘控制模塊：HOUR.VHD。

(5)動態(tài)掃描顯示模塊：DTSCAN.VHD。

(6)

7段譯碼模塊：DELED.VHD。

圖5-8電子鐘電路原理圖

2．參考VHDL源程序

秒計數(shù)及時鐘控制模塊仿真波形圖如圖5-9所示。

圖5-9秒計數(shù)及時鐘控制模塊仿真波形圖

(2)分計數(shù)及時鐘控制模塊VHDL程序(minute.vhd)。

分計數(shù)及時鐘控制模塊仿真波形圖如圖5-10所示。

圖5-10分計數(shù)及時鐘控制模塊仿真波形圖

(3)時計數(shù)及時鐘控制模塊VHDL源程序(hour.vhd)。

時計數(shù)及時鐘控制模塊仿真波形圖如圖5-11所示。

圖5-11時計數(shù)及時鐘控制模塊仿真波形圖

(4)動態(tài)掃描顯示模塊VHDL程序(dtscan.vhd)。

動態(tài)掃描顯示模塊仿真波形圖如圖5-12所示。

圖5-12動態(tài)掃描顯示模塊仿真波形圖

(5)

7段譯碼顯示模塊的VHDL程序(deled.vhd)。

7段譯碼顯示模塊仿真波形圖如圖5-13所示。

圖5-137段譯碼顯示模塊仿真波形圖

5.2.4思考題

1.如何增加整點報時的同時LED燈花樣顯示的功能？

2.如何增加揚聲器在整點時有報時驅(qū)動信號產(chǎn)生(響聲持續(xù)5s)？

3.LED燈如何按要求在整點時有花樣顯示信號產(chǎn)生？

4.用動態(tài)掃描電路實現(xiàn)顯示功能的好處有哪些？

5.3 任務(wù)三：等精度頻率計

5.3.1案例分析所謂頻率，就是周期性信號在單位時間內(nèi)變化的次數(shù)。頻率測量的方法主要有直接測量法和間接測量法。直接測量法即在給定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)，也稱脈沖計數(shù)法；間接測量法包括周期測頻法、V-F轉(zhuǎn)換法等。這兩種方法分別適用于測量高頻信號和低頻信號，本案例我們討論的是脈沖計數(shù)法。

脈沖計數(shù)法的原理是，在給定的(已知的)閘門時間Tg內(nèi)對被測脈沖信號進行計數(shù)，得到脈沖數(shù)Nx，被測信號頻率Fx通過下式求出：

(5-1)

式(5-1)計算出單位時間內(nèi)脈沖個數(shù)，即被測信號的頻率Fx。

脈沖計數(shù)法的測量誤差來源于閘門時間Tg和計數(shù)值Nx，計數(shù)值Nx存在“±1個脈沖誤差”。如圖5-14所示，閘門信號開啟后，開始對被測信號的上升沿進行計數(shù)，在同樣的閘門時間內(nèi)，由于被測信號與閘門信號在時間上的相對位置不同，計數(shù)值可能相差1個，這就是±1個脈沖誤差。這種誤差是由于被測信號與閘門信號不同步，而且兩者之間也不是整數(shù)倍的關(guān)系。實際上，被測信號和閘門信號在時間上是隨機出現(xiàn)的，兩者沒有同步關(guān)系，也無法保證是整數(shù)倍關(guān)系。

圖5-14

±1個脈沖誤差示意圖

另一方面，無論被測信號頻率高或低，這種誤差都是1個脈沖，因此，這種方法的測量精度是不定的。被測信號頻率Fx與閘門時間Tg越大，測頻精度越高，反之精度越低。

從以上分析可知，為了在較大的頻率范圍內(nèi)保持恒定的測量精度，實現(xiàn)等精度測量，就需要在閘門信號和被測信號之間建立一種同步關(guān)系，使實際閘門時間內(nèi)被測信號的周期數(shù)為整數(shù)?；谶@種思想，我們采用一個D觸發(fā)器來實現(xiàn)信號的同步(見圖5-15)。

圖5-15信號同步原理圖

圖5-15中CNT_EN為計數(shù)器使能端，CLK為計數(shù)信號輸入端，當CNT_EN=1時計數(shù)器開始計數(shù)。將被測信號作為D觸發(fā)器的觸發(fā)信號，當被測信號的上升沿到來，同時閘門信號也到來時，CNT_EN=1，計數(shù)器開始計數(shù)。

圖5-16信號同步時序圖

由于引入了D觸發(fā)器，此時實際閘門信號變成了CNT_EN信號，CNT_EN不會在閘門信號發(fā)生變化時立即變化，而是在被測信號上升沿到來時才發(fā)生變化，這就保證了CNT_EN與被測信號的同步，無論被測信號和閘門信號的發(fā)生時間怎樣，CNT_EN的寬度總是被測信號周期的整數(shù)倍，不會產(chǎn)生?±1個脈沖誤差(見圖5-16)。

從圖5-16中還可以看出，雖然消除了?±1個脈沖誤差，但CNT_EN信號的開啟時間與閘門信號的開啟時間并不相等，因此不能直接用式(5-1)來計算被測頻率。為解決這一問題，我們引入一路標準時鐘信號和另一個計數(shù)器，在測量被測信號頻率的同時，對標準時鐘信號進行計數(shù)，再通過換算得到被測信號頻率(見圖5-17)。

圖5-17等精度測頻電路結(jié)構(gòu)圖

在圖5-17中的CNT_EN?=

1時，兩個計數(shù)器同時對標準時鐘信號和被測信號進行計數(shù)，由于兩個計數(shù)器計數(shù)時間相等，可得：

整理得：

(5-2)

其中，N0為標準時鐘計數(shù)值；F0為標準時鐘頻率(已知)；Nx為被測信號計數(shù)值；Fx為被測信號頻率。

由式(5-2)可知，由于引入了標準時鐘信號，所以不需要知道實際閘門時間即可得到被測頻率。測頻精度取決于標準時鐘信號的精度，而觸發(fā)器的引入，使得允許計數(shù)周期總是被測信號周期的整數(shù)倍，這正是等精度頻率測量的關(guān)鍵。

不難看出，對標準時鐘信號的測量仍然存在±1個脈沖誤差。標準時鐘信號通常由石英晶體振蕩器產(chǎn)生，頻率的精度和穩(wěn)定度都很高，而且通常比被測信號頻率高得多，因此大大提高了頻率測量范圍和測量精度。

5.3.2案例設(shè)計

本案例采用層次化設(shè)計方法，先進行計數(shù)器的設(shè)計。程序代碼如下：

這是一個異步清零、同步使能16位二進制計數(shù)器，頂層文件采用原理圖方式，調(diào)用2個計數(shù)器和1個D觸發(fā)器組成(見圖5-18)。

圖5-18等精度頻率計

圖5-19所示的是仿真結(jié)果，在設(shè)置仿真信號時，將被測信號Fx的周期設(shè)為標準信號F0的十倍。從仿真波形圖可以看到，計數(shù)結(jié)果符合預期，達到了設(shè)計要求。

圖5-19仿真波形圖

5.3.3思考題

1.為什么標準時鐘信號頻率應比被測信號頻率高？若不滿足此條件會有什么問題？

2.本案例是等精度頻率測量的核心模塊，作為一個實用的頻率計還需要增加哪些功能？請?zhí)岢鲆粋€完整的設(shè)計方案。

5.4 任務(wù)四：DDS信號源的設(shè)計

5.4.1案例分析

DDS(DirectDigitalSynthesis)即直接數(shù)字合成，是一種從相位出發(fā)直接合成所需要的波形的數(shù)字頻率合成技術(shù)。同傳統(tǒng)的頻率合成技術(shù)相比，DDS技術(shù)具有很高的頻率分辨率，可以實現(xiàn)快速的頻率變化，并且在頻率改變時能保持相位連續(xù)，容易實現(xiàn)對信號頻率、相位的多種調(diào)制，易于功能擴展和數(shù)字化集成等優(yōu)點，滿足了現(xiàn)代電子系統(tǒng)的多種要求。

正弦信號可以用下式來描述：

u(t)?=?sin(2πfot)?=?sinθ(t)(5-3)

式(5-3)中的時間t是連續(xù)的，為了用數(shù)字方式實現(xiàn)，必須進行離散化處理。

用周期為Tclk的基準時鐘對信號進行采樣，采樣周期為Tclk(采樣頻率fclk=1/Tclk)，不難看出，連續(xù)兩次采樣之間的相位增量為

(5-4)

我們將整個周期2π分成2N份，則相位的量化單位δ?=?2π/2N。若Δθ?=?δ，代入式(5-4)可得fo

=

fclk/2N。更一般的情況是Δθ為δ的M倍，即可得到輸出信號的頻率：

(5-5)

M稱為頻率控制字(TuningWord)。由式(5-5)可見，M決定了輸出信號的頻率，且兩者是簡單的線性關(guān)系?？梢钥闯?，當采樣頻率一定時，通過控制兩次連續(xù)采樣之間的相位增量(即通過頻率控制字M)，即可控制離散波形序列的頻率，經(jīng)保持和濾波后，可唯一地恢復出此頻率的模擬信號。這就是DDS的原理。

所決定的相位增量累加一次，如果記數(shù)大于2N，則自動溢出；波形查找表實際是一個存儲器(ROM)，其中存儲著一個周期正弦波的幅度量化數(shù)據(jù)，用于實現(xiàn)從相位到幅度的轉(zhuǎn)換。相位累加器的輸出作為波形查找表的地址值，查找表根據(jù)輸入的地址(相位)信息讀出幅度信號，送到DAC中轉(zhuǎn)變?yōu)槟M量，最后通過濾波器輸出一個平滑的模擬信號。

圖5-20DDS原理框圖

根據(jù)式(5-5)，我們可以確定DDS的一些基本參數(shù)：

輸出信號的分辨率(最小頻率)

(5-6)

此時每2N個時鐘周期輸出一個周期的正弦波。

輸出信號一個周期內(nèi)的點數(shù)：

(5-7)

當N比較大時，對于較大范圍內(nèi)的M值，DDS系統(tǒng)都可以在一個周期內(nèi)輸出足夠的點，保證輸出波形失真很小。

當基準時鐘確定后，輸出信號頻率(fo)、頻率控制字(M)之間必須滿足采樣定理，即fclk應大于fo的2倍。實際應用中，為保證輸出波形的質(zhì)量，fclk至少應為fo的4倍。由于D/A轉(zhuǎn)換電路的轉(zhuǎn)換時間應小于1/fclk，因此DDS系統(tǒng)的時鐘頻率、信號輸出頻率主要由DAC的性能決定。

5.4.2案例設(shè)計

Altera公司的CycloneⅡ系列FPGA器件采用查找表(LUT)和嵌入式陣列塊(EAB)相結(jié)合的結(jié)構(gòu)模式。LUT結(jié)構(gòu)適用于實現(xiàn)高效的數(shù)據(jù)通道、增強型寄存器、數(shù)學運算及數(shù)字信號處理設(shè)計，而EAB結(jié)構(gòu)可實現(xiàn)復雜的邏輯功能和存儲器功能(每個EAB有4位的RAM)。因此，在這類器件中可以很方便地實現(xiàn)相位累加器和波形查找表。

這個程序描述了一個簡化的DDS結(jié)構(gòu)(見圖5-21)，限于篇幅，只給出了64點(N?=

6)的正弦波形表，頻率控制字的位寬取4位。根據(jù)式(5-7)可知，在最高頻率處(M?=

15)，每個周期波形有4次采樣，可以唯一地恢復出此頻率的模擬信號。

圖5-21

VHDL程序的實體結(jié)構(gòu)

實際上在許多情況下，EDA工具軟件會自動識別VHDL程序中某些程序結(jié)構(gòu)并將其綜合為存儲器，并自動調(diào)用嵌入式RAM構(gòu)建的LPM存儲器模塊來實現(xiàn)，從而大大節(jié)省邏輯資源的耗用?？梢跃C合為存儲器的最典型的語句結(jié)構(gòu)是CASE語句，EDA軟件將其綜合為存儲器的方法是將CASE語句表達式的選擇值作為地址信號，各條件分支的賦值數(shù)據(jù)作為對應地址中存儲的數(shù)據(jù)，比如“when00=>D<=255;”就是將數(shù)據(jù)255存放于地址00中，CASE語句的執(zhí)行就是按照地址從存儲器中讀取數(shù)據(jù)。設(shè)置方法是進入Settings對話框，選擇“Analysis&SynthesisSettings”，單擊“MoreSettings”，將“AutoRAMReplacement”設(shè)為“On”即可(見圖5-22)。

圖5-22調(diào)用嵌入式存儲器

圖5-23所示是該程序在QuartusⅡ中的仿真結(jié)果，圖中頻率控制字TW?=

0100(即M?=

4)，可以看出，此時一個周期由16個點組成。

圖5-23QuartusⅡ的仿真波形

5.4.3SignalTapⅡ的使用

1．打開SignalTapⅡ編輯窗口

在設(shè)計項目中新建文件，選擇SignalTapIILogicAnalyzerFile，即可打開SignalTapII編輯窗口(見圖5-24)。

圖5-24

SignalTapⅡ編輯窗口

2．調(diào)入待測信號

InstanceManager欄內(nèi)的auto_signaltap_0表示一組待測信號名，單擊此名可以將其改為“dds”，然后為其調(diào)入具體的待測信號；然后在其下欄空白處雙擊，即彈出NodeFinder窗口，再于Filter欄選擇“Pins:all”，單擊List按鈕，即出現(xiàn)與此項目有關(guān)的所有信號。選擇需要觀察的信號名，此案例我們選擇TW和DD，單擊“OK”按鈕即可將這些信號調(diào)入SignalTapⅡ的信號觀察窗口(見圖5-25)。注意不要將主頻時鐘信號CLK調(diào)入信號觀察窗口，因為在此案例中我們將用CLK信號兼作邏輯分析儀的采樣時鐘；也不要隨意調(diào)入不必要的信號，以免SignalTapII無謂地占用芯片內(nèi)過多的存儲資源。

圖5-25調(diào)入待測信號

3．SignalTapⅡ參數(shù)設(shè)置

在SignalConfiguration欄中設(shè)置SignalTapⅡ的參數(shù)。首先設(shè)置邏輯分析儀的采樣時鐘信號，單擊Clock欄右側(cè)的“…”按鈕，即出現(xiàn)NodeFinder窗口，本案例選擇設(shè)計項目中的主頻時鐘信號“CLK”作為邏輯分析儀的采樣時鐘；接著在Data框的SampleDepth欄選擇采用深度為“2K”。采用深度一旦確定，則dds信號組的每一位信號都將獲得同樣的采樣深度，所以應根據(jù)待測信號的采樣要求、信號數(shù)量以及目標芯片的資源等情況，合理確定采樣深度，以免發(fā)生嵌入式存儲器不夠用的情況。

然后在Trigger欄設(shè)置采樣深度中起始觸發(fā)的位置，可以選擇前觸發(fā)“Pretriggerposition”。最后選擇觸發(fā)信號和觸發(fā)方式，選中“Triggerin”復選框，在Source框選擇觸發(fā)信號，此案例選擇“CLR”作為觸發(fā)信號，在觸發(fā)方式Pattern下拉列表框中選擇高電平觸發(fā)方式，即當CLR為高電平時，SignalTapⅡ在CLK的驅(qū)動下對dds信號組中的信號進行采樣(見圖5-26)。

圖5-26SignalTapⅡ參數(shù)設(shè)置

4．文件保存、編譯下載

完成以上步驟后選擇File→save命令，保存SignalTapⅡ文件，默認文件名為“stp1.stp”，點擊保存后會出現(xiàn)提示“DoyouwanttoenableSignalTapⅡ…”，應選擇“是”，表示同意在編譯時將此文件與設(shè)計項目(dds)捆綁在一起進行編譯，以便一同下載進目標芯片去完成實時測試任務(wù)。如果選擇了否，也可以自行設(shè)置，方法是打開Settings窗口，選擇“SignalTapⅡLogicAnalyzer”，在SignalTapⅡFilename欄中選擇已保存的SignalTapⅡ文件“stp1.stp”，并選中“EnableSignalTapⅡLogi