數(shù)電第4版 課件 29序列信號發(fā)生器設(shè)計_第1頁
數(shù)電第4版 課件 29序列信號發(fā)生器設(shè)計_第2頁
數(shù)電第4版 課件 29序列信號發(fā)生器設(shè)計_第3頁
數(shù)電第4版 課件 29序列信號發(fā)生器設(shè)計_第4頁
數(shù)電第4版 課件 29序列信號發(fā)生器設(shè)計_第5頁
已閱讀5頁,還剩12頁未讀 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

5.5序列信號發(fā)生器設(shè)計按一定規(guī)則排列的周期性串行數(shù)字信號稱為序列信號。產(chǎn)生序列信號的電路稱為序列信號發(fā)生器。1.用計數(shù)器和數(shù)據(jù)選擇器設(shè)計序列信號發(fā)生器產(chǎn)生01000110的序列信號5.5序列信號發(fā)生器設(shè)計2.用計數(shù)器和組合邏輯電路設(shè)計序列信號發(fā)生器該序列信號發(fā)生器由計數(shù)器和組合電路構(gòu)成。計數(shù)器有10個狀態(tài);組合電路對計數(shù)器狀態(tài)譯碼,產(chǎn)生序列信號?!纠?.6-1】用D觸發(fā)器設(shè)計一個能產(chǎn)生如圖所示序列信號的序列信號發(fā)生器。(1)格雷碼計數(shù)器設(shè)計5.5序列信號發(fā)生器設(shè)計(2)組合電路設(shè)計輸入輸出CSLDCLR00001000001100001110000101000110100011110011111001110100110001010000010100×××0101×××1001×××1010×××1011×××1101×××5.5序列信號發(fā)生器設(shè)計根據(jù)卡諾圖得到CS、LD、CLR的最簡函數(shù)表達(dá)式:5.5序列信號發(fā)生器設(shè)計5.5序列信號發(fā)生器設(shè)計5.5序列信號發(fā)生器設(shè)計(3)序列信號發(fā)生器的仿真結(jié)果5.5序列信號發(fā)生器設(shè)計(4)序列信號發(fā)生器在數(shù)字頻率計中的應(yīng)用5.5序列信號發(fā)生器設(shè)計moduleCONTROL(CLK,CS,CLR,LD); inputCLK; outputCS,CLR,LD;regCS,CLR,LD;reg[3:0]CURRENT_STATE;reg[3:0]NEXT_STATE;parameterST0=4'b0000;parameterST1=4'b0001;parameterST2=4'b0010;parameterST3=4'b0011;parameterST4=4'b0100;parameterST5=4'b0101;parameterST6=4'b0110;parameterST7=4'b0111;parameterST8=4'b1000;parameterST9=4'b1001;always@(CURRENT_STATE)begin(5)序列信號發(fā)生器的VerilogHDL語言描述狀態(tài)編碼5.5序列信號發(fā)生器設(shè)計case(CURRENT_STATE) ST0:beginNEXT_STATE=ST1;CLR=1'b0;CS=1'b1;LD=1'b0;end ST1:beginNEXT_STATE=ST2;CLR=1'b0;CS=1'b1;LD=1'b0;end ST2:beginNEXT_STATE=ST3;CLR=1'b0;CS=1'b1;LD=1'b0;end ST3:beginNEXT_STATE=ST4;CLR=1'b0;CS=1'b1;LD=1'b0;end ST4:beginNEXT_STATE=ST5;CLR=1'b0;CS=1'b1;LD=1'b0;end ST5:beginNEXT_STATE=ST6;CLR=1'b0;CS=1'b1;LD=1'b0;end ST6:beginNEXT_STATE=ST7;CLR=1'b0;CS=1'b1;LD=1'b0;endST7:beginNEXT_STATE=ST8;CLR=1'b0;CS=1'b1;LD=1'b0;endST8:beginNEXT_STATE=ST9;CLR=1'b0;CS=1'b0;LD=1'b1;endST9:beginNEXT_STATE=ST0;CLR=1'b1;CS=1'b0;LD=1'b0;enddefault:beginNEXT_STATE=ST0;CLR=1'b0;CS=1'b0;LD=1'b0;endendcaseend組合邏輯電路1組合邏輯電路25.5序列信號發(fā)生器設(shè)計always@(posedgeCLK) begin CURRENT_STATE<=NEXT_STATE; end endmoduleD觸發(fā)器5.5序列信號發(fā)生器設(shè)計【例5.6-2】用移位寄存器和邏輯門設(shè)計一個序列信號發(fā)生器,產(chǎn)生8位序列信號00011101。3.用移位寄存器和組合邏輯電路設(shè)計序列信號發(fā)生器5.5序列信號發(fā)生器設(shè)計解:(1)設(shè)定狀態(tài)。將序列碼00011101按3位一組,劃分成以下8個狀態(tài):000、001、011、111、110、101、010、100,這8個狀態(tài)沒有重復(fù)狀態(tài),所以是有效狀態(tài)。若M個狀態(tài)中出現(xiàn)重復(fù)現(xiàn)象,則應(yīng)增加移位寄存器位數(shù)。用n+1位再重復(fù)上述過程,直到劃分為M個獨立狀態(tài)為止。5.5序列信號發(fā)生器設(shè)計(2)狀態(tài)表和狀態(tài)方程Q2nQ1nQ0nFQ2n+1Q1n+1Q0n+1F000

溫馨提示

  • 1. 本站所有資源如無特殊說明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽,若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間,僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論