數(shù)電第4版 課件 第9章課件 1簡(jiǎn)單可編程邏輯器件

9.2可編程邏輯器件9.2.1可編程邏輯陣列PLA9.2.2可編程陣列邏輯PAL內(nèi)容提要3種常用的數(shù)字集成電路：

標(biāo)準(zhǔn)集成電路是指功能、物理配置固定，用戶無法修改的集成電路。標(biāo)準(zhǔn)集成電路品種多、價(jià)格低，缺點(diǎn)是采用標(biāo)準(zhǔn)集成電路設(shè)計(jì)的數(shù)字系統(tǒng)體積大、功能固定。

可編程邏輯器件（ProgrammedLogicDevice，PLD）是指允許用戶根據(jù)自己的要求實(shí)現(xiàn)相應(yīng)的邏輯功能，并且可以多次編程的集成電路。專用集成電路（ApplicationSpecificIntegratedCircuit，ASIC)是針對(duì)整機(jī)或系統(tǒng)的需要，專門為之設(shè)計(jì)制造的集成電路。9.2可編程邏輯器件ASIC與PLD的比較：ASIC（如MCU、CPU、GPU等）相當(dāng)于一幢已經(jīng)造好的房子。PLD相當(dāng)于準(zhǔn)備了建造房子所需要的各種建筑材料，至于造什么房子，由用戶自己決定。ASIC與PLD是工程中應(yīng)用最廣泛的兩類集成電路，各有優(yōu)缺點(diǎn)，各有應(yīng)用場(chǎng)合。9.2可編程邏輯器件編程前編程后PLD編程前后的對(duì)比9.2可編程邏輯器件PLD的優(yōu)點(diǎn)功能可自行定制、靈活性大；高并發(fā)；低延遲、確定性延遲；高能耗比；可重構(gòu)。PLD的缺點(diǎn)開發(fā)難度大，器件成本高。9.2可編程邏輯器件PLD的應(yīng)用9.2可編程邏輯器件9.2.1簡(jiǎn)單可編程邏輯陣列PLA可編程邏輯陣列（ProgrammableLogicArray，PLA）：與陣列可編程、或陣列可編程。PLA是早期的PLD器件，其基本結(jié)構(gòu)輸入緩沖電路、與陣列、或陣列。PLA主要技術(shù)指標(biāo)：輸入端數(shù)量、乘積項(xiàng)數(shù)量，輸出端數(shù)量。一片簡(jiǎn)單的PLA——3輸入、2輸出、5個(gè)乘積項(xiàng)熔絲（fuse）思考：該P(yáng)LA能否實(shí)現(xiàn)任意3變量的邏輯函數(shù)？簡(jiǎn)化表示9.2.1簡(jiǎn)單可編程邏輯陣列PLA【例9.2-1】用PLA實(shí)現(xiàn)組合邏輯函數(shù)：這兩個(gè)表達(dá)式雖然有6個(gè)乘積項(xiàng)，但是有兩個(gè)乘積項(xiàng)是相同的9.2.1簡(jiǎn)單可編程邏輯陣列PLAPAL（ProgrammableArrayLogic）：與陣列可編程、或陣列固定。9.2.2簡(jiǎn)單可編程邏輯陣列PAL【例9.2-2】用PAL實(shí)現(xiàn)1位全加器。0思考：（1）PAL能否實(shí)現(xiàn)乘積項(xiàng)共享？（2）PAL有什么優(yōu)點(diǎn)？9.2.2簡(jiǎn)單可編程邏輯陣列PAL帶異或門的PAL結(jié)構(gòu)m2m3m7F(A,B,C)F(A,B,C)=109.2.2簡(jiǎn)單可編程邏輯陣列PAL

當(dāng)EN為0時(shí)，三態(tài)緩沖器輸出為高阻態(tài)，對(duì)應(yīng)的I／O引腳作為輸入使用；

當(dāng)EN為1時(shí)，三態(tài)緩沖器處于工作狀態(tài)，對(duì)應(yīng)的I／O引腳作為輸出使用。EN輸入輸出引腳的功能實(shí)現(xiàn)9.2.2簡(jiǎn)單可編程邏輯陣列PAL寄存器型輸出結(jié)構(gòu)PAL適合于實(shí)現(xiàn)計(jì)數(shù)器、移位寄存器等時(shí)序邏輯電路。9.2.2簡(jiǎn)單可編程邏輯陣列PAL陣列容量較小，

片內(nèi)觸發(fā)器資源不足，不能適用于規(guī)模較大的數(shù)字電路。

輸入、輸出控制不夠完善，限制了芯片硬件資源的利用率和它與外部電路連接