數(shù)字邏輯與數(shù)字系統(tǒng)知到智慧樹章節(jié)測試課后答案2024年秋天津大學(xué)

數(shù)字邏輯與數(shù)字系統(tǒng)知到智慧樹章節(jié)測試課后答案2024年秋天津大學(xué)第一章單元測試

十進(jìn)制數(shù)(119)10轉(zhuǎn)換為八進(jìn)制數(shù)是

A:166B:167C:165D:168

答案:167十六進(jìn)制數(shù)（1C4）16轉(zhuǎn)換成十進(jìn)制數(shù)是

A:450B:452C:456D:454

答案:452n個變量可以構(gòu)成（）個最大項或最小項

A:nB:C:D:2n

答案:負(fù)二進(jìn)制數(shù)的補碼等于

A:原碼B:反碼C:原碼加1D:反碼加1

答案:反碼加1已知輸入A、B和輸出Y的波形如圖所示，能實現(xiàn)此波形的門電路是（

）

A:異或門B:或非門C:與非門D:同或門

答案:同或門補碼由原碼按位取反加1

A:錯B:對

答案:錯增加位寬的方法有零擴展和符號擴展兩種

A:錯B:對

答案:對相同功能的邏輯門中扇入數(shù)越多，邏輯門越復(fù)雜

A:對B:錯

答案:對兩輸入的邏輯門包括

A:非門B:或門C:異或門D:與門

答案:或門；異或門；與門關(guān)于二進(jìn)制的相關(guān)說法正確的是

A:原碼不能計算負(fù)數(shù)加法B:零擴展的負(fù)數(shù)會變化C:補碼是原碼按位取反加一得到的D:用補碼實現(xiàn)原碼的減法

答案:原碼不能計算負(fù)數(shù)加法；零擴展的負(fù)數(shù)會變化；用補碼實現(xiàn)原碼的減法

第二章單元測試

下列邏輯等式中不成立的是

A:B:C:D:

答案:布爾代數(shù)的與或非，運算優(yōu)先級是(

)

A:非>與>或B:與>或>非C:或>與>非D:非>或>與

答案:非>與>或關(guān)于無關(guān)項X，說法錯誤的是（

）

A:不必所有無關(guān)項X一定出現(xiàn)在最簡表達(dá)式的圈中B:最簡解中，每個包含X的圈中至少包含一個1C:無關(guān)項X在化簡時，既可以當(dāng)0用，也可當(dāng)1用D:所有無關(guān)項X一定出現(xiàn)在最簡表達(dá)式的圈中

答案:所有無關(guān)項X一定出現(xiàn)在最簡表達(dá)式的圈中布爾代數(shù)就是二值數(shù)學(xué)運算（

）

A:對B:錯

答案:錯組合邏輯電路是無記憶的(

)

A:錯B:對

答案:對卡諾圖的編碼采用格雷碼(

)

A:錯B:對

答案:對譯碼器具有N個輸入和2N個輸出，且輸出具有獨熱性(

)

A:對B:錯

答案:對關(guān)于組合邏輯電路說法正確的是（

）

A:組合邏輯電路是無記憶的B:組合邏輯電路不包含回路C:組合邏輯電路的輸出僅僅取決于當(dāng)前輸入D:大的組合邏輯電路可以由小的組合邏輯電路構(gòu)成

答案:組合邏輯電路是無記憶的；組合邏輯電路不包含回路；組合邏輯電路的輸出僅僅取決于當(dāng)前輸入；大的組合邏輯電路可以由小的組合邏輯電路構(gòu)成下列表達(dá)式成立的是（

）

A:AB=BA

B:A+B=B+A

C:D:B(B+C)=B

答案:AB=BA

；A+B=B+A

；B(B+C)=B

卡諾圖的畫圈原則中，說法正確的是(

)

A:質(zhì)主蘊含項一定出現(xiàn)在最簡解中B:最簡表達(dá)式中有時都是非質(zhì)主蘊含項C:最簡表達(dá)式一定含有最少的圓圈數(shù)目D:質(zhì)主蘊含項一定是能圈的最大圈

答案:質(zhì)主蘊含項一定出現(xiàn)在最簡解中；最簡表達(dá)式中有時都是非質(zhì)主蘊含項；最簡表達(dá)式一定含有最少的圓圈數(shù)目；質(zhì)主蘊含項一定是能圈的最大圈

第三章單元測試

假設(shè)a=3'b001，則表達(dá)式{2{a}}的值是（）。

A:2'b01B:6'b001001C:6'b000001D:3'b001

答案:6'b001001假設(shè)m=4'b0101，下列運算結(jié)果正確的是（）。

A:&m=1B:|m=0C:~^m=1D:^m=1

答案:~^m=1如下程序中第三條阻塞賦值語句完成賦值的時刻是（）。always_combbegin

#5a=16’b0;

#10b={x,y,z};

#5c=1’b1;

end

A:10B:20C:5D:15

答案:2064位行波進(jìn)位加法器的延遲為（）。假設(shè)全加器的延遲是450ps。

A:38.8nsB:28.8nsC:28nsD:18ns

答案:28.8ns在SystemVerilog模塊中定義一個端口必須指明哪些要素（）。

A:類型B:名字C:位寬D:方向

答案:名字；方向logic類型的變量會被綜合為（）電路。

A:連線B:復(fù)用器C:寄存器傳輸級D:三態(tài)門

答案:連線；寄存器傳輸級一個SystemVerilog測試程序需要包含幾個要素（）。

A:時鐘信號B:激勵信號C:輸出響應(yīng)D:待測模塊

答案:激勵信號；輸出響應(yīng)；待測模塊阻塞賦值主要用于實現(xiàn)組合邏輯電路，非阻塞賦值主要用于實現(xiàn)時序邏輯電路。

A:錯B:對

答案:對在SystemVerilog過程塊中可以對模塊進(jìn)行實例化聲明。

A:錯B:對

答案:錯系統(tǒng)任務(wù)$monitor在每次執(zhí)行的時刻打印相應(yīng)信息。

A:對B:錯

答案:錯

第四章單元測試

時序邏輯電路在結(jié)構(gòu)上（）。

A:其他三個選項均正確B:必須有存儲電路C:必有存儲電路和組合邏輯電路D:必須包含組合邏輯電路

答案:必須有存儲電路一個4位寄存器可以構(gòu)成最長計數(shù)器的長度是（）。

A:12B:15C:16D:8

答案:16內(nèi)存若為16MB，則表示其容量為（）KB。

A:16B:16000C:16384D:1024

答案:16384下列哪種器件中存儲的信息在掉電以后即丟失？

A:E2PROMB:SRANC:EPROMD:Flash

答案:SRAN在時序邏輯電路中，建立時間約束不可違反；一旦違反電路將無法使用，只能重新設(shè)計。

A:錯B:對

答案:錯Moore型狀態(tài)機在繪制狀態(tài)轉(zhuǎn)換圖時，輸出信息標(biāo)在狀態(tài)結(jié)點（圓圈）中。

A:對B:錯

答案:對在SystemVerilog中，可以使用always_latch過程塊對鎖存器進(jìn)行建模。

A:對B:錯

答案:對在SystemVerilog中，<=是阻塞賦值符號，賦值需要按照語句在代碼中的順序依次執(zhí)行。

A:對B:錯

答案:錯有限狀態(tài)機中包含了有限個離散狀態(tài)。

A:對B:錯

答案:對在時序邏輯電路中，保持時間約束不可違反；一旦違反，可以通過降頻的方式來修正，但是這樣會降低電路的性能。

A:錯B:對

答案:錯

第五章單元測試

對于按字節(jié)尋址的存儲器，一個32位字存儲在該存儲器的第42個字的位置，則該字的字節(jié)地址是（）。

A:0xCCB:0xACC:0xB8D:0xA8

答案:0xA8R型MIPS指令由（）個字段組成。

A:4B:6C:5D:2

答案:6MIPS指令集支持以下哪些尋址方式（）？

A:變址尋址B:基地址尋址C:寄存器尋址D:PC相對尋址

答案:基地址尋址；寄存器尋址；PC相對尋址MIPS體系結(jié)構(gòu)的特點包括（）。

A:簡單設(shè)計有助于規(guī)整化B:好的設(shè)計需要好的折中方法C:加快常見功能D:越小的設(shè)計越快

答案:簡單設(shè)計有助于規(guī)整化；好的設(shè)計需要好的折中方法；加快常見功能；越小的設(shè)計越快MIPS指令集包括哪幾種類型（）。

A:I型指令B:R型指令C:J型指令D:B型指令

答案:I型指令；R型指令；J型指令R型指令需要由op字段和func字段共同決定指令的功能。

A:對