集成電路設(shè)計(jì)流程及方法

第3章集成電路設(shè)計(jì)流程及方法

IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述典型設(shè)計(jì)流程典型的布圖設(shè)計(jì)方法及可測(cè)性設(shè)計(jì)技術(shù)

設(shè)計(jì)的基本過(guò)程功能設(shè)計(jì)邏輯和電路設(shè)計(jì)版圖設(shè)計(jì)集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過(guò)制版和工藝流片可以得到所需的集成電路。設(shè)計(jì)與制備之間的接口：版圖設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述

設(shè)計(jì)特點(diǎn)(與分立電路相比)

對(duì)設(shè)計(jì)正確性提出更為嚴(yán)格的要求測(cè)試問(wèn)題版圖設(shè)計(jì)：布局布線分層分級(jí)設(shè)計(jì)(Hierarchicaldesign)和模塊化設(shè)計(jì)

高度復(fù)雜電路系統(tǒng)的要求什么是分層分級(jí)設(shè)計(jì)？將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一般來(lái)說(shuō)，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱(chēng)RTL級(jí))、邏輯級(jí)與電路級(jí)從層次和域表示分層分級(jí)設(shè)計(jì)思想設(shè)計(jì)信息描述

分類(lèi)內(nèi)容語(yǔ)言描述(如VHDL語(yǔ)言、Verilog語(yǔ)言等)功能描述與邏輯描述功能設(shè)計(jì)功能圖邏輯設(shè)計(jì)邏輯圖電路設(shè)計(jì)電路圖設(shè)計(jì)圖版圖設(shè)計(jì)符號(hào)式版圖,版圖舉例：x=a’b+ab’；CMOS與非門(mén)；CMOS反相器原理圖設(shè)計(jì)流程

理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）

系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)

硅編譯器

siliconcompiler

(算法級(jí)、RTL級(jí)向下） 門(mén)陣列、標(biāo)準(zhǔn)單元陣列等邏輯和電路描述系統(tǒng)性能編譯器系統(tǒng)性能指標(biāo)性能和功能描述邏輯和電路編譯器幾何版圖描述版圖編譯器制版及流片統(tǒng)一數(shù)據(jù)庫(kù)典型的實(shí)際設(shè)計(jì)流程

需要較多的人工干預(yù)某些設(shè)計(jì)階段無(wú)自動(dòng)設(shè)計(jì)軟件，通過(guò)模擬分析軟件來(lái)完成設(shè)計(jì)各級(jí)設(shè)計(jì)需要驗(yàn)證

1、系統(tǒng)功能設(shè)計(jì)目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿(mǎn)足基本性能要求過(guò)程：功能塊劃分，RTL級(jí)描述，行為仿真

功能塊劃分

RTL級(jí)描述（RTL級(jí)VHDL、Verilog)

RTL級(jí)行為仿真：總體功能和時(shí)序是否正確功能塊劃分原則：功能塊之間的連線盡可能地少；接口清晰；功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)；在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別。2、邏輯和電路設(shè)計(jì)確定滿(mǎn)足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)，其輸出一般是網(wǎng)表和邏輯圖或電路圖。過(guò)程：A.數(shù)字電路：RTL級(jí)描述

邏輯綜合(Synopsys,Ambit)

邏輯網(wǎng)表

邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行 邏輯模擬

電路實(shí)現(xiàn)（包括滿(mǎn)足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫(kù)完成；

沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿(mǎn)意的結(jié)果。由此可形成用戶(hù)自己的單元庫(kù)單元庫(kù)：一組單元電路的集合

經(jīng)過(guò)優(yōu)化設(shè)計(jì)、并通過(guò)設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。元件門(mén)元胞宏單元（功能塊）基于單元庫(kù)的描述：層次描述單元庫(kù)可由廠家提供，可由用戶(hù)自行建立

B.模擬電路：尚無(wú)良好的綜合軟件

RTL級(jí)仿真通過(guò)后，根據(jù)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì)

邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖

軟件支持：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件(EDA軟件系統(tǒng)中已集成)

電路模擬與驗(yàn)證原理圖輸入模擬單元庫(kù)3.版圖設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，

IC設(shè)計(jì)的最終輸出。什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。版圖與所采用的制備工藝緊密相關(guān)版圖設(shè)計(jì)過(guò)程：由底向上過(guò)程主要是布局布線過(guò)程布局：將模塊安置在芯片的適當(dāng)位置，滿(mǎn)足一定目標(biāo)函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長(zhǎng)度、保證布通率。單元庫(kù)中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線布局布線較大的功能塊布局布線布圖規(guī)劃人工版圖設(shè)計(jì)典型過(guò)程人工版圖設(shè)計(jì)典型過(guò)程

版圖驗(yàn)證與檢查

DRC：幾何設(shè)計(jì)規(guī)則檢查

ERC：電學(xué)規(guī)則檢查

LVS：網(wǎng)表一致性檢查

POSTSIM：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等)，產(chǎn)生測(cè)試向量軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響時(shí)序問(wèn)題突出，互連延遲超過(guò)門(mén)延遲，邏輯設(shè)計(jì)用的互連延遲模型與實(shí)際互連延遲特性不一致，通過(guò)邏輯設(shè)計(jì)的時(shí)序在布局布線后不符合要求。在邏輯設(shè)計(jì)階段加入物理設(shè)計(jì)的數(shù)據(jù)綜合優(yōu)化中的關(guān)鍵路徑以SDF格式傳給布圖規(guī)劃，初步的連線延遲再傳給綜合優(yōu)化工具（以PDEF格式）布局后將更精確的互連信息通過(guò)FLOORPLANTOOL傳給綜合優(yōu)化工具，進(jìn)行布局迭代時(shí)延驅(qū)動(dòng)布線，完成后進(jìn)行延遲計(jì)算和時(shí)序分析，布線迭代VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響

布圖時(shí)面向互連，先布互連網(wǎng)，再布模塊集成度提高：可重用（REUSE）模塊

IP模塊針對(duì)各IP模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對(duì)IP模塊等已設(shè)計(jì)好的模塊進(jìn)行處理功耗問(wèn)題，尤其高層次設(shè)計(jì)中考慮布圖中寄生參數(shù)提取變成三維問(wèn)題布圖設(shè)計(jì)方法（布圖風(fēng)格劃分）全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計(jì)方法設(shè)計(jì)方法選取的主要依據(jù)：設(shè)計(jì)周期、設(shè)計(jì)成本、芯片成本、芯片尺寸、設(shè)計(jì)靈活性、保密性和可靠性等最主要的：設(shè)計(jì)成本在芯片成本中所占比例芯片成本CT：小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積CD：設(shè)計(jì)開(kāi)發(fā)費(fèi)用；CP:每片硅片的工藝費(fèi)用；V為生產(chǎn)數(shù)量；y為成品率，n為每個(gè)硅片上的芯片數(shù)目。

設(shè)計(jì)規(guī)則

IC設(shè)計(jì)與工藝制備之間的接口制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來(lái)的問(wèn)題，盡可能地提高電路制備的成品率什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。全定制設(shè)計(jì)版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路符號(hào)式版圖設(shè)計(jì)：用一組事先定義好的符號(hào)來(lái)表示版圖中不同層版之間的信息，通過(guò)自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換舉例：棍圖：棍形符號(hào)、不同顏色不必考慮設(shè)計(jì)規(guī)則的要求；設(shè)計(jì)靈活性大符號(hào)間距不固定，進(jìn)行版圖壓縮，減小芯片面積

專(zhuān)用集成電路（ASIC：Application-SpecificIntegratedCircuit）（相對(duì)通用電路而言）針對(duì)某一應(yīng)用或某一客戶(hù)的特殊要求設(shè)計(jì)的集成電路批量小、單片功能強(qiáng)：降低設(shè)計(jì)開(kāi)發(fā)費(fèi)用主要的ASIC設(shè)計(jì)方法：門(mén)陣列設(shè)計(jì)方法：半定制標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制掩膜版方法積木塊設(shè)計(jì)方法：定制可編程邏輯器件設(shè)計(jì)方法門(mén)陣列設(shè)計(jì)方法（GA方法）

概念：形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母片，母片半定制技術(shù)。根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實(shí)現(xiàn)所需電路功能。門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路不足：設(shè)計(jì)靈活性較低；門(mén)利用率低；芯片面積浪費(fèi)標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）

一種庫(kù)單元設(shè)計(jì)方法概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來(lái)，形成所需的專(zhuān)用電路芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒(méi)有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。

標(biāo)準(zhǔn)單元庫(kù)：標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證。

標(biāo)準(zhǔn)單元庫(kù)主要包括與非門(mén)、或非門(mén)、觸發(fā)器、鎖存器、移位寄存器加法器、乘法器、除法器、算術(shù)運(yùn)算單元、FIFO等較大規(guī)模單元模擬單元模塊：振蕩器、比較器等

同一功能的單元有幾種不同的類(lèi)型，視應(yīng)用不同選擇

積木塊設(shè)計(jì)方法：BBL方法

（通用單元設(shè)計(jì)方法）布圖特點(diǎn)：任意形狀的單元（一般為矩形或“L”型）、任意位置、無(wú)布線通道。BBL單元：較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)。BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能上得到最佳的優(yōu)化。布圖算法發(fā)展中：通道不規(guī)則，連線端口在單元四周，位置不規(guī)則?？删幊踢壿嬈骷O(shè)計(jì)方法（PLD方法）概念：用戶(hù)通過(guò)生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)與或矩陣進(jìn)行掩膜編程，得到所需的專(zhuān)用集成電路編程方式：現(xiàn)場(chǎng)編程：采用熔斷絲、電寫(xiě)入等方法對(duì)已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開(kāi)發(fā)工具就可完成設(shè)計(jì)，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。掩膜編程：通過(guò)設(shè)計(jì)掩膜版圖來(lái)實(shí)現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計(jì)及驗(yàn)證比較容易實(shí)現(xiàn)。PLA基本結(jié)構(gòu)“與”矩陣“或”矩陣X1X2XnP1PmO1O2O3Op將“與”矩陣或“或”矩陣的格點(diǎn)上是否有晶體管作為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置實(shí)現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的可編程陣列邏輯(PAL)

和通用陣列邏輯(GAL)PAL：固定或矩陣（八個(gè)輸入端即可滿(mǎn)足邏輯組合要求），可編與矩陣（輸入項(xiàng)可增多）結(jié)構(gòu)簡(jiǎn)化、工藝簡(jiǎn)單現(xiàn)場(chǎng)編程不同輸出結(jié)構(gòu)選用不同的PAL器件GAL：固定或矩陣浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時(shí)，浮柵上將存儲(chǔ)負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r(shí)，浮柵將放電，實(shí)現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程提高可編程速度和器件速度電擦寫(xiě)，可重復(fù)編程，不需要窗口式的封裝輸出邏輯單元有一些考慮：可編程可重新配置具有安全保護(hù)單元編程方式：現(xiàn)場(chǎng)編程PAL和GAL的器件密度較低，幾百門(mén)近年來(lái)出現(xiàn)高密度可編程邏輯器件HDPLD、系統(tǒng)內(nèi)編程邏輯器件IS-PLDLattice的pLSI1000,2000,3000系列，14000門(mén)

HDPLD：集總布線區(qū)（GRP：globalroutingpool）：用于內(nèi)部邏輯連接四周通用邏輯塊（GLB）、輸出布線區(qū)（ORP：GLB輸出與管腳之間互連）輸入總線IB

可實(shí)現(xiàn)高速控制器等，DSP、數(shù)據(jù)加密等子系統(tǒng)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)

（邏輯單元陣列）集成度高，使用靈活，引腳數(shù)多(可多達(dá)100多條)，可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurablelogicblock）排成陣列，功能塊間為互連區(qū)，輸入/輸出功能塊IOB可編程的內(nèi)部連線：特殊設(shè)計(jì)的通導(dǎo)晶體管和可編程的開(kāi)關(guān)矩陣

CLB、IOB的配置及內(nèi)連編程通過(guò)存儲(chǔ)器單元陣列實(shí)現(xiàn)現(xiàn)場(chǎng)編程XILINX：用SRAM存儲(chǔ)內(nèi)容控制互連：允許修改配置程序——

存儲(chǔ)器單元陣列中各單元狀態(tài)——

控制CLB的可選配置端、多路選擇端

控制IOB的可選配置端

控制通導(dǎo)晶體管的狀態(tài)和開(kāi)關(guān)矩陣的連接關(guān)系A(chǔ)CTEL：可熔通的點(diǎn)，不可逆，易于保密適用：200塊以下的原型設(shè)計(jì)PLD和FPGA設(shè)計(jì)方法的特點(diǎn)現(xiàn)場(chǎng)編程：

功能、邏輯設(shè)計(jì)網(wǎng)表編程文件

PLD器件掩膜編程：PLA版圖自動(dòng)生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，適合新產(chǎn)品開(kāi)發(fā)編程軟件硬件編程器FPGA的轉(zhuǎn)換FPGA轉(zhuǎn)換到門(mén)陣列，降低價(jià)錢(qián)

網(wǎng)表轉(zhuǎn)換，用布局布線后提出的網(wǎng)表及庫(kù)單元映射時(shí)序一致性門(mén)陣列芯片的可測(cè)性（FPGA母片經(jīng)過(guò)廠家嚴(yán)格測(cè)試）管腳的兼容性多片F(xiàn)PGA向單片門(mén)陣列轉(zhuǎn)換布圖方法的比較

A:全定制法，B:符號(hào)法C:標(biāo)準(zhǔn)單元法D:積木塊法，E:門(mén)陣列法，F(xiàn):掩膜編程PLA法G:現(xiàn)場(chǎng)編程PLA法H:FPGA法I:激光掃描陣列J:硅編譯法兼容設(shè)計(jì)方法不同的設(shè)計(jì)方法有各自的優(yōu)勢(shì)，如果把它們優(yōu)化組合起來(lái)，則有望設(shè)計(jì)出性能良好的電路。以微處理器為例數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò)，圖形重復(fù)多：BBL方法，ALU、移位器、寄存器等作為單元進(jìn)行人工全定制設(shè)計(jì)隨機(jī)控制邏輯：差別較大，SC或PLA方法實(shí)現(xiàn)存儲(chǔ)器：ROM或RAM實(shí)現(xiàn)兼容設(shè)計(jì)過(guò)程數(shù)據(jù)邏輯、控制邏輯、存儲(chǔ)器管理、外部總線控制及時(shí)鐘等頂層功能塊及相應(yīng)子功能塊可測(cè)性設(shè)計(jì)技術(shù)

什么是集成電路測(cè)試？對(duì)制造出的電路進(jìn)行功能和性能檢測(cè)，檢測(cè)并定位出電路的故障，用盡可能短的時(shí)間挑選出合格芯片。集成電路測(cè)試的特殊性什么是可測(cè)性設(shè)計(jì)？在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿(mǎn)足電路可控制性和可觀察性的要求可控制：從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài)可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài)結(jié)構(gòu)式測(cè)試技術(shù)

掃描途徑測(cè)試概念：將時(shí)序元件和組合電路隔離開(kāi)，解決時(shí)序電路測(cè)試?yán)щy的問(wèn)題。