數(shù)字電路與邏輯設(shè)計(jì)（第四版）課件 第3章 常用組合邏輯電路及 MSI組合電路模塊的應(yīng)用

第3章常用組合邏輯電路及MSI組合電路模塊的應(yīng)用3.1編碼器和譯碼器3.2加法器和比較器3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.1編碼器和譯碼器

3.1.1編碼器用由0和1組成的二值代碼表示不同的事物稱為編碼，實(shí)現(xiàn)編碼功能的電路稱為編碼器。用n

位0、1代碼對(duì)2n

個(gè)信號(hào)進(jìn)行編碼的電路稱為二進(jìn)制編碼器。用二進(jìn)制代碼對(duì)0~9這10個(gè)十進(jìn)制符號(hào)進(jìn)行編碼的電路稱為二—十進(jìn)制編碼器。

1.二進(jìn)制普通編碼器

用n位二進(jìn)制代碼對(duì)2n

個(gè)相互排斥的信號(hào)進(jìn)行編碼的

電路，稱為二進(jìn)制普通編碼器。

3位二進(jìn)制普通編碼器的功能是對(duì)8個(gè)相互排斥的輸入信號(hào)進(jìn)行編碼，它有8個(gè)輸入、3個(gè)輸出，因此也稱為8線-3線二進(jìn)制普通編碼器。圖3-1是8線-3線二進(jìn)制普通編碼器的框圖，表3-1是它的真值表。表中只列出了輸入I0~I7

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束。

圖3-13位二進(jìn)制普通編碼器的框圖

約束可以表示為

由表3-1所示的真值表可以寫出如下邏輯表達(dá)式：

圖3-23位二進(jìn)制普通編碼器的邏輯電路圖

2.二進(jìn)制優(yōu)先編碼器

用n

位二進(jìn)制代碼對(duì)2n

個(gè)允許同時(shí)出現(xiàn)的信號(hào)進(jìn)行編

碼，這些信號(hào)具有不同的優(yōu)先級(jí)，多于一個(gè)信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先級(jí)最高的信號(hào)進(jìn)行編碼，這樣的編碼器稱為二進(jìn)制優(yōu)先編碼器。3位二進(jìn)制優(yōu)先編碼器的框圖如圖3

3所示，表3-2是它的真值表。在真值表中，給I0~I7

假定了不同的優(yōu)先級(jí)，I7

的優(yōu)先級(jí)最高，I6

次之，I0

的優(yōu)先級(jí)最低。真值表中的“×”表示該輸入信號(hào)取值無(wú)論是0還是1都無(wú)所謂，不影響電路的輸出。

圖3-3-3位二進(jìn)制優(yōu)先編碼器的框圖

圖3-4是用與非門實(shí)現(xiàn)的3位二進(jìn)制優(yōu)先編碼器的邏輯電路圖。圖3-43位二進(jìn)制優(yōu)先編碼器的邏輯圖

3.8421BCD普通編碼器

用4位8421二進(jìn)制代碼對(duì)0~9共10個(gè)相互排斥的十進(jìn)制數(shù)進(jìn)行編碼的電路稱為8421BCD普通編碼器。它有10個(gè)輸入、4個(gè)輸出。圖3-5是8421BCD普通編碼器的框圖，表3-3是它的真值表。表3-3中只列出了輸入I0~I9

可能出現(xiàn)的組合，其他組合都是不可能發(fā)生的，也就是約束，約束可以表示為

圖3-58421BCD普通編碼器的框圖

由表3-3-可以寫出如下邏輯表達(dá)式：

圖3-68421BCD普通編碼器的邏輯電路圖

4.8421BCD優(yōu)先編碼器

用4位8421二進(jìn)制代碼對(duì)0~9這10個(gè)允許同時(shí)出現(xiàn)的十進(jìn)制數(shù)按一定優(yōu)先順序進(jìn)行編碼，當(dāng)有一個(gè)以上信號(hào)同時(shí)出現(xiàn)時(shí)，只對(duì)其中優(yōu)先級(jí)別最高的一個(gè)進(jìn)行

編

碼，這

樣

的

電

路

稱

為8421BCD優(yōu)先編碼器。8421BCD優(yōu)先編碼器的框圖如圖3-7所示，表3-4是它的真值表。在真值表中，給I0~I9

假定了不同的優(yōu)先級(jí)，I9的優(yōu)先級(jí)最高，I8

次之，I0的優(yōu)先級(jí)最低。真值表中的“×”表示該輸入信號(hào)取值無(wú)論是0還是1都無(wú)所謂，不影響電路的輸出。

圖3-78421BCD優(yōu)先編碼器的框圖

圖3-8是用與非門實(shí)現(xiàn)的8421BCD優(yōu)先編碼器的邏輯電路圖。圖3-88421BCD優(yōu)先編碼器的邏輯電路圖

圖3-974148優(yōu)先編碼器的引腳圖和邏輯符號(hào)

圖3-10用兩片74148擴(kuò)展構(gòu)成的16線-4線優(yōu)先編碼器

3.1.2譯碼器

譯碼是編碼的逆過(guò)程，是將二進(jìn)制代碼所表示的相應(yīng)信號(hào)或?qū)ο蟆胺g”出來(lái)。

1.二進(jìn)制譯碼器

具有n

個(gè)輸入，2n個(gè)輸出，能將輸入的所有二進(jìn)制代碼全部翻譯出來(lái)的譯碼器稱為二進(jìn)制譯碼器。

圖3-11是3位二進(jìn)制譯碼器的框圖。它有3個(gè)輸入、8個(gè)輸出，因此也稱為3線-8線譯碼器。二進(jìn)制譯碼器假定輸入的任何組合都可能出現(xiàn)，且每一個(gè)輸出對(duì)應(yīng)一個(gè)輸入組合。表3-6所示為一個(gè)3位二進(jìn)制譯碼器的真值表。

圖3-113位二進(jìn)制譯碼器的框圖

由表3-6可以寫出如下邏輯表達(dá)式：

圖3-12是3位二進(jìn)制譯碼器的邏輯電路圖。

圖3-113位二進(jìn)制譯碼器的框圖

2.二—十進(jìn)制譯碼器

將10個(gè)表示十進(jìn)制數(shù)0~9的二進(jìn)制代碼翻譯成相應(yīng)的輸出信號(hào)的電路稱為二—十進(jìn)制譯碼器。

圖3-13-是二—十進(jìn)制譯碼器的框圖，它有4個(gè)輸入、10個(gè)輸出，因此也稱為4線-10線譯碼器。假定1010~1111共6個(gè)輸入組合不會(huì)出現(xiàn)，每一個(gè)輸出對(duì)應(yīng)一個(gè)可能出現(xiàn)的輸入組合，則二—十進(jìn)制譯碼器的真值表如表3-7所示。

圖3-13-二—十進(jìn)制譯碼器的框圖

利用約束項(xiàng)，通過(guò)化簡(jiǎn)，得到如下表達(dá)式：

圖3-14為二—十進(jìn)制譯碼器的邏輯電路圖。

圖3-14二—十進(jìn)制譯碼器的邏輯電路圖

3.顯示譯碼器

BCD七段顯示譯碼器如圖3-15所示。該顯示譯碼器有4個(gè)輸入，7個(gè)輸出。輸入為0~9這10個(gè)數(shù)字的BCD碼；輸出用來(lái)驅(qū)動(dòng)7段發(fā)光二極管(LED)，使它發(fā)光從而顯示出相應(yīng)的數(shù)字。假定驅(qū)動(dòng)信號(hào)為0時(shí)，發(fā)光二極管發(fā)光，也就是說(shuō)，如要a段發(fā)光，需要Ya

為0。

圖3-15BCD七段顯示譯碼器

根據(jù)顯示器件的驅(qū)動(dòng)特性，可以列出如表3-8所示的真值表，表中假定1010~1111共6個(gè)輸入組合不會(huì)出現(xiàn)。

利用約束項(xiàng)，通過(guò)化簡(jiǎn)，得到如下表達(dá)式：

圖3-16為BCD七段顯示譯碼器的邏輯電路圖。

圖3-16BCD七段顯示譯碼器的邏輯電路圖

圖3-1774138譯碼器的引腳圖和邏輯符號(hào)

5.用MSI譯碼器實(shí)現(xiàn)組合邏輯函數(shù)

我們知道，任一組合邏輯函數(shù)均可以寫成最小項(xiàng)之和的形式(標(biāo)準(zhǔn)與或表達(dá)式)，也可以寫成最大項(xiàng)之積的形式(標(biāo)準(zhǔn)或與表達(dá)式)，而二進(jìn)制譯碼器的輸出提供了其輸入變量所有不同的最小項(xiàng)(或最小項(xiàng)的反——最大項(xiàng))，因此，可以利用譯碼器來(lái)實(shí)現(xiàn)組合邏輯函數(shù)。

用普通二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)的一般步驟如下：

(1)根據(jù)譯碼器輸出的特點(diǎn)(最小項(xiàng)或最大項(xiàng))，將要實(shí)現(xiàn)的邏輯函數(shù)轉(zhuǎn)換成相應(yīng)的形式。

(2)將相應(yīng)的輸出端信號(hào)進(jìn)行相或或相與。

圖3-18例3.1的邏輯電路

3.2加法器和比較器

3.2.1加法器實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加功能的電路稱為加法器。加法器有一位加法器和多位加法器之分。

1.一位加法器實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加的電路稱為一位加法器。一位加法器又分為半加器和全加器。

1)半加器

只考慮本位兩個(gè)一位二進(jìn)制數(shù)A和B相加，而不考慮低位進(jìn)位的加法，稱為半加，實(shí)現(xiàn)半加功能的電路稱為半加器。

半加器的真值表如表3-10所示。表中的A和B分別表示兩個(gè)相加的一位二進(jìn)制數(shù)，S是本位和，Cout是本位向高位的進(jìn)位。

由真值表可以直接寫出如下函數(shù)表達(dá)式：

半加器的邏輯電路圖和邏輯符號(hào)如圖3-19所示。

圖3-19半加器的邏輯電路圖和邏輯符號(hào)

2)全加器

將本位兩個(gè)一位二進(jìn)制數(shù)和來(lái)自低位的進(jìn)位相加，叫作全加，具有全加功能的電路稱為全加器。

全加器的真值表如表3-11所示。表中的A和B分別表

示兩個(gè)相加的一位二進(jìn)制數(shù)，Cin是來(lái)自低一位向本位的進(jìn)位，S是本位和，Cout是本位向高一位的進(jìn)位。圖3-20為S和Cout的卡諾圖。

圖3-20S和Cout的卡諾圖

由卡諾圖可以寫出如下函數(shù)表達(dá)式：

全加器的邏輯電路圖和邏輯符號(hào)如圖3-21所示。

圖3-21全加器的邏輯電路圖和邏輯符號(hào)

2.多位加法器

實(shí)現(xiàn)兩個(gè)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。根據(jù)電路結(jié)構(gòu)的不同，常見(jiàn)的多位加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器。

1)串行進(jìn)位加法器(行波進(jìn)位加法器)

n

位串行進(jìn)位加法器由n

個(gè)一位加法器串聯(lián)構(gòu)成。圖3-22所示是一個(gè)4位串行進(jìn)位加法器。在串行進(jìn)位加法器中，采用串行運(yùn)算方式，由低位至高位，每一位的相加都必須等待下一位的進(jìn)位。這種電路結(jié)構(gòu)簡(jiǎn)單，但運(yùn)算速度慢：一個(gè)n

位串行進(jìn)位加法器至少需要經(jīng)過(guò)n

個(gè)全加器的傳輸延遲時(shí)間后才能得到可靠的運(yùn)算結(jié)果。

圖3-224位串行進(jìn)位加法器

2)超前進(jìn)位加法器

為了提高運(yùn)算速度，將各進(jìn)位提前并同時(shí)送到各個(gè)全加器的進(jìn)位輸入端的加法器稱為超前進(jìn)位加法器。其優(yōu)點(diǎn)是運(yùn)算速度快，但電路結(jié)構(gòu)較復(fù)雜。

兩個(gè)n

位二進(jìn)制數(shù)An-1An-2…Ai…A1A0

和Bn-1Bn-2…Bi…B1B0進(jìn)行相加的算式如下：

利用半加器和全加器的結(jié)果，可以寫出各進(jìn)位的邏輯表達(dá)式：

令Gi=AiBi，Pi=Ai+Bi，利用遞歸關(guān)系可以得到：

超前進(jìn)位加法器就是利用上面表達(dá)式同時(shí)計(jì)算出各位的進(jìn)位，并同時(shí)加到各個(gè)全加器的進(jìn)位輸入端，從而大大提高加法器的運(yùn)算速度的。圖3-23-是一個(gè)4位超前進(jìn)位加法器的結(jié)構(gòu)圖。

圖3-23-4位超前進(jìn)位加法器的結(jié)構(gòu)圖

3.MSI74283加法器及應(yīng)用

MSI74283是4位二進(jìn)制超前進(jìn)位加法器，其引腳圖和邏輯符號(hào)如圖3-24所示。圖3-24

將74283進(jìn)行簡(jiǎn)單級(jí)聯(lián)，可以構(gòu)造出多位加法器，圖3-25所示為用兩個(gè)74283構(gòu)造的一個(gè)8位二進(jìn)制加法器。圖3-25用兩個(gè)74283構(gòu)造的一個(gè)8位二進(jìn)制加法器

【例3.2】

將8421BCD碼轉(zhuǎn)換為余3碼。

解8421BCD碼和余3碼的對(duì)應(yīng)關(guān)系如表3-12所示。從表中可以看出，將4位的8421BCD碼加上0011就是對(duì)應(yīng)的余3碼。因此，使用74283加法器可以很方便地將8421BCD碼轉(zhuǎn)換為余3碼，如圖表3-2612所示。

圖3-26用74283加法器將8421BCD碼轉(zhuǎn)換為余3碼

3.2.2比較器

用來(lái)比較兩個(gè)二進(jìn)制數(shù)大小的邏輯電路，稱為比較器。

1.一位比較器

一位比較器用來(lái)比較兩個(gè)一位二進(jìn)制數(shù)Ai和Bi的大小。比較結(jié)果有三種：Ai>Bi、Ai=Bi、Ai<Bi，現(xiàn)分別用Li、Gi、Mi表示，其真值表如表3-13所示。

由真值表可以得到下列邏輯表達(dá)式：

根據(jù)上面的表達(dá)式可畫出如圖3-27所示的邏輯電路圖。

圖3-27一位比較器的邏輯電路圖

2.多位比較器

多位比較器用來(lái)比較兩個(gè)多位二進(jìn)制數(shù)A=An-1…Ai…A0和B=Bn-1…Bi…B0

的大小，比較時(shí)從高位往低位逐位進(jìn)行，當(dāng)高位相等時(shí)才比較低位。

例如，要比較兩個(gè)4位二進(jìn)制數(shù)A=A3A2A1A0

和B=B3B2B1B0，則先比較最高位A3-和B3。如果A3>B3，則A>B；如果A3<B3，則A<B；當(dāng)A3=B3-時(shí)，接著比較A2

和B2。依此類推，直至得出結(jié)果為止。假定各位比較的結(jié)果分別用L3、G3、M3，L2、G2、M2，L1、G1、M1，L0、G0、M0表示，總的比較結(jié)果用L、G、M表示，則可得如表3-14所示的真值表。表中的“×”表示可0可1，對(duì)比較結(jié)果無(wú)影響。每位比較的結(jié)果是相互排斥的，即只能有一個(gè)是1，不可能兩個(gè)或三個(gè)同時(shí)為1。

由真值表可以得到如下邏輯表達(dá)式：

圖3-28所示是4位比較器的邏輯電路圖。

圖3-284位比較器的邏輯電路圖

從4位比較器可以得出n位比較器的邏輯表達(dá)式：

3.MSI7485比較器及應(yīng)用

MSI7485是4位比較器，其引腳圖和邏輯符號(hào)如圖3-29所示，真值表如表3-15所示。a>b、a=b、a<b是為了在用7485擴(kuò)展構(gòu)造4位以上的比較器時(shí)，輸入低位的比較結(jié)果而設(shè)的三個(gè)級(jí)聯(lián)輸入端。由真值表可以看出，只要兩數(shù)高位不等，就可以確定兩數(shù)的大小，其余各位(包括級(jí)聯(lián)輸入)可以為任意值；高位相等時(shí)，需要比較低位。本級(jí)兩個(gè)4位數(shù)相等時(shí)，需要比較低級(jí)位，此時(shí)要將低級(jí)的比較輸出端接到高級(jí)的級(jí)聯(lián)輸入端上。最低一級(jí)比較器的a>b、a=b、a<b級(jí)聯(lián)輸入端必須分別接0、1、0。圖3-30所示是用兩片7485構(gòu)成的8位二進(jìn)制比較器。

圖3-297485比較器的引腳圖和邏輯符號(hào)

圖3-30用兩片7485構(gòu)成的8位二進(jìn)制比較器

3.3數(shù)據(jù)選擇器和數(shù)據(jù)分配器

3.3.1數(shù)據(jù)選擇器

1.數(shù)據(jù)選擇器能從多個(gè)數(shù)據(jù)輸入中選擇出其中一個(gè)進(jìn)行傳輸?shù)碾娐贩Q為數(shù)據(jù)選擇器，也稱為多路選擇器或多路開(kāi)關(guān)。一個(gè)數(shù)據(jù)選擇器具有n個(gè)數(shù)據(jù)選擇端，2n

個(gè)數(shù)據(jù)輸入端，一個(gè)數(shù)據(jù)輸出端。圖3-31所示為四選一數(shù)據(jù)選擇器框圖，其真值表如表3-16所示。

圖3-31

由真值表可以得到輸出的邏輯表達(dá)式為

根據(jù)表達(dá)式可以畫出用與非門實(shí)現(xiàn)的邏輯電路圖，如圖3-32所示。

圖3-32四選一數(shù)據(jù)選擇器的邏輯電路圖

2.MSI八選一數(shù)據(jù)選擇器74151

MSI74151是一個(gè)具有互補(bǔ)輸出的八選一數(shù)據(jù)選擇器，它有3個(gè)數(shù)據(jù)選擇端，8個(gè)數(shù)據(jù)輸入端，2個(gè)互補(bǔ)數(shù)據(jù)輸出端，1個(gè)低電平有效的選通使能端。74151的引腳圖和邏輯符號(hào)如圖3-33所示。

圖3-33-74151的引腳圖和邏輯符號(hào)

3.用MSI數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)

用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)的方法有兩種：比較法和圖表法(真值表或卡諾圖)。

比較法的一般步驟如下：

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)寫出數(shù)據(jù)選擇器輸出的邏輯表達(dá)式。

(3)將要實(shí)現(xiàn)的邏輯函數(shù)轉(zhuǎn)換為標(biāo)準(zhǔn)與或表達(dá)式。

(4)對(duì)照數(shù)據(jù)選擇器輸出表達(dá)式和待實(shí)現(xiàn)函數(shù)的表達(dá)式，確定數(shù)據(jù)輸入端的值。

(5)連接電路。

圖表法的一般步驟如下：

(1)選擇接到數(shù)據(jù)選擇端的函數(shù)變量。

(2)畫出邏輯函數(shù)和數(shù)據(jù)選擇器的真值表。

(3)確定各個(gè)數(shù)據(jù)輸入端的值。

(4)連接電路。

1)函數(shù)變量的數(shù)目m等于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

在這種情況下，把變量一對(duì)一接到數(shù)據(jù)選擇端，各個(gè)數(shù)據(jù)輸入端依據(jù)具體函數(shù)接“0”或“1”，不需要反變量輸入，也不需要任何其他器件，就可以用數(shù)據(jù)選擇器實(shí)現(xiàn)任何一個(gè)組合邏輯函數(shù)。

【例3.3】

用MSI74151八選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：

解

首先選擇接到數(shù)據(jù)選擇端的函數(shù)變量。MSI74151八選一數(shù)據(jù)選擇器有A2、A1、A0

這3個(gè)數(shù)據(jù)選擇端，函數(shù)F有A、B、C這3個(gè)變量，它們可以一對(duì)一連接。連接方法有多種，現(xiàn)讓A2接變量A，A1接變量B，A0接變量C。

數(shù)據(jù)選擇器輸出端的邏輯表達(dá)式如下：

邏輯函數(shù)F的標(biāo)準(zhǔn)與或表達(dá)式如下：

比較Y和F的表達(dá)式可以看出，當(dāng)D0=0、D1=D2=D3=D4=D5=D6=1、D7=0時(shí)，Y=F。邏輯電路圖如圖3-34所示。

2)函數(shù)變量的數(shù)目m

多于數(shù)據(jù)選擇器中數(shù)據(jù)選擇端的數(shù)目n

在這種情況下，不可能將函數(shù)的全部變量都接到數(shù)據(jù)選擇器的數(shù)據(jù)選擇端，有的變量要接到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。要實(shí)現(xiàn)邏輯函數(shù)，可能還必須要有反變量輸入或其他門電路。

【例3.4】

用MSI74151八選一數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)：

解MSI741