數(shù)字電路與邏輯設(shè)計(jì)（第四版）課件 第5-7章 常用時(shí)序邏輯電路及 MSI時(shí)序電路模塊的應(yīng)用；可編程邏輯器件；VHDL與數(shù)字電路設(shè)計(jì)

第5章常用時(shí)序邏輯電路及

MSI時(shí)序電路模塊的應(yīng)用5.1計(jì)數(shù)器5.2寄存器5.3移位寄存器型計(jì)數(shù)器

5.1計(jì)

數(shù)

器

計(jì)數(shù)器的種類很多，根據(jù)它們的不同特點(diǎn)，可以將計(jì)數(shù)器分成不同的類型。典型的分類方法有如下幾種；

(1)按計(jì)數(shù)器中觸發(fā)器狀態(tài)的更新是否同步可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。

(2)按計(jì)數(shù)進(jìn)制可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和N進(jìn)制計(jì)數(shù)器。

(3)按計(jì)數(shù)過程中的增減規(guī)律可以分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和可逆計(jì)數(shù)器。

按照遞增規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)的電路，稱為加法計(jì)數(shù)器；按照遞減規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)的電路，稱為減法計(jì)數(shù)器。在控制信號(hào)的作用下，既可以按照遞增規(guī)律也可以按照遞減規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)的電路，稱為可逆計(jì)數(shù)器。

5.1.1同步計(jì)數(shù)器

1.同步二進(jìn)制加法計(jì)數(shù)器

按照二進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞增計(jì)數(shù)的同步電路稱為同步二進(jìn)制加法計(jì)數(shù)器。圖5-1所示電路是由4個(gè)下降沿動(dòng)作的JK觸發(fā)器構(gòu)成的4位同步二進(jìn)制加法計(jì)數(shù)器。

圖5-14位同步二進(jìn)制加法計(jì)數(shù)器

由圖可以分別寫出電路的各方程。

根據(jù)狀態(tài)方程進(jìn)行計(jì)算，列出電路的狀態(tài)轉(zhuǎn)換表，如表5-1所示。

根據(jù)表5-1，畫出狀態(tài)轉(zhuǎn)換圖，如圖5-2所示。圖5-2圖5-1所示4位同步二進(jìn)制加法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-3所示是該4位同步二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖。圖5-3圖5-1所示4位同步二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖

在圖5-1所示電路中，各個(gè)JK觸發(fā)器都接成T觸發(fā)器的形式。用T觸發(fā)器構(gòu)造

m

位同步二進(jìn)制加法計(jì)數(shù)器的連接規(guī)律為

2.同步二進(jìn)制減法計(jì)數(shù)器

按照二進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞減計(jì)數(shù)的同步電路稱為同步二進(jìn)制減法計(jì)數(shù)器。用T觸發(fā)器構(gòu)造m

位同步二進(jìn)制減法計(jì)數(shù)器的連接規(guī)律為

圖5-44位同步二進(jìn)制減法計(jì)數(shù)器

圖5-4所示電路的方程分別如下。

利用狀態(tài)方程進(jìn)行計(jì)算，列出計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表，如表5-2所示。圖5-5所示為該計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖。

圖5-5-圖5-4所示4位同步二進(jìn)制減法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-4所示電路的時(shí)序圖如圖5-6所示。圖5-6圖5-4所示4位同步二進(jìn)制減法計(jì)數(shù)器的時(shí)序圖

3.同步二進(jìn)制加/減可逆計(jì)數(shù)器

將圖5-1所示的同步二進(jìn)制加法計(jì)數(shù)器和圖5-4所示的同步二進(jìn)制減法計(jì)數(shù)器合并，同時(shí)加上加/減控制信號(hào)，可以構(gòu)成同步二進(jìn)制加/減可逆計(jì)數(shù)器，如圖5-7所示。

圖5-74位同步二進(jìn)制加/減可逆計(jì)數(shù)器

電路中各個(gè)觸發(fā)器的驅(qū)動(dòng)方程為

輸出方程為

圖5-8為4位同步二進(jìn)制加/減可逆計(jì)數(shù)器的時(shí)序圖。圖5-8圖5-7所示4位同步二進(jìn)制加/減可逆計(jì)數(shù)器的時(shí)序

4.同步十進(jìn)制加法計(jì)數(shù)器

按照十進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞增計(jì)數(shù)的同步電路稱為同步十進(jìn)制加法計(jì)數(shù)器。圖5-9所示電路是由四個(gè)下降沿動(dòng)作的JK觸發(fā)器構(gòu)成的同步十進(jìn)制加法計(jì)數(shù)器。

圖5-9同步十進(jìn)制加法計(jì)數(shù)器

由圖5-9可以得到如下方程。

表5-3是電路的狀態(tài)轉(zhuǎn)換表，圖5-10為狀態(tài)轉(zhuǎn)換圖。圖5-11所示是初始狀態(tài)為0000時(shí)的時(shí)序圖。

圖5-10圖5-9所示同步十進(jìn)制加法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-11圖5-9所示同步十進(jìn)制加法計(jì)數(shù)器的時(shí)序圖

5.同步十進(jìn)制減法計(jì)數(shù)器

按照十進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞減計(jì)數(shù)的同步電路稱為同步十進(jìn)制減法計(jì)數(shù)器。圖5-12所示電路是由4個(gè)下降沿動(dòng)作的JK觸發(fā)器構(gòu)成的同步十進(jìn)制減法計(jì)數(shù)器。

圖5-12同步十進(jìn)制減法計(jì)數(shù)器

由圖可以寫出如下方程。

狀態(tài)方程；

表5-4和圖5-13所示分別為該同步十進(jìn)制減法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖。當(dāng)初始狀態(tài)為0000時(shí)，時(shí)序圖如圖5-14所示。

圖5-13圖5-12所示同步十進(jìn)制減法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-14圖5-12所示同步十進(jìn)制減法計(jì)數(shù)器的時(shí)序圖

6.同步十進(jìn)制可逆計(jì)數(shù)器

將圖5-9所示的同步十進(jìn)制加法計(jì)數(shù)器和圖5-12所示的同步十進(jìn)制減法計(jì)數(shù)器合并，同時(shí)加上加/減控制信號(hào)，可以構(gòu)成十進(jìn)制加/減可逆計(jì)數(shù)器，如圖5-15所示。

圖5-15-同步十進(jìn)制加/減可逆計(jì)數(shù)器

圖5-16圖5-15所示同步十進(jìn)制加/減可逆計(jì)數(shù)器的時(shí)序圖

5.1.2異步計(jì)數(shù)器

1.異步二進(jìn)制加法計(jì)數(shù)器

按照二進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞增計(jì)數(shù)的異步電路稱為異步二進(jìn)制加法計(jì)數(shù)器。

圖5-17所示電路是由4個(gè)下降沿動(dòng)作的JK觸發(fā)器構(gòu)成的4位異步二進(jìn)制加法計(jì)數(shù)器。

圖5-174位異步二進(jìn)制加法計(jì)數(shù)器

圖5-17所示計(jì)數(shù)器的各類方程如下。

由圖5-17中可以看出，只有當(dāng)CP為下降沿時(shí)，Q0才可能變化；只有當(dāng)Q0

由1變?yōu)?時(shí)，Q1

才可能變化；只有當(dāng)Q1

由1變?yōu)?時(shí)，Q2

才可能變化；只有當(dāng)Q2

由1變?yōu)?時(shí)，Q3

才可能變化。因此，愈往后面，觸發(fā)器狀態(tài)發(fā)生變化經(jīng)過的延時(shí)愈長。表5-5所示是計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表，表中的時(shí)鐘條件欄列出了各個(gè)時(shí)鐘控制信號(hào)有效與否，↓表示下降沿。

該計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖和時(shí)序圖分別如圖5-18和圖5-19所示。在圖5-19中，為了簡單起見，忽略各個(gè)觸發(fā)器狀態(tài)變化的延時(shí)。可以看到，此時(shí)異步二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖和圖5-2所示的同步二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖相同。實(shí)際上，如果考慮延時(shí)，兩者的時(shí)序圖是有所差別的。

圖5-18圖5-17所示4位異步二進(jìn)制加法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-19圖5-17所示4位異步二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖

2.異步二進(jìn)制減法計(jì)數(shù)器

按照二進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞減計(jì)數(shù)的異步電路稱為異步二進(jìn)制減法計(jì)數(shù)器。

圖5-20所示電路是由4個(gè)下降沿動(dòng)作的JK觸發(fā)器構(gòu)成的4位異步二進(jìn)制減法計(jì)數(shù)器。

圖5-204位異步二進(jìn)制減法計(jì)數(shù)器

由圖5-20所示電路，我們可以寫出下列方程。

表5-6所示是該計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表，其狀態(tài)轉(zhuǎn)換圖和時(shí)序圖分別如圖5-21和圖5-22所示。

圖5-21圖5-20所示4位異步二進(jìn)制減法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

3.異步十進(jìn)制加法計(jì)數(shù)器

按照十進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞增計(jì)數(shù)的異步電路稱為異步十進(jìn)制加法計(jì)數(shù)器。

圖5-23所示電路是由4個(gè)下降沿動(dòng)作的JK觸發(fā)器構(gòu)成的異步十進(jìn)制加法計(jì)數(shù)器。

圖5-22圖5-20所示4位異步二進(jìn)制減法計(jì)數(shù)器的時(shí)序圖

圖5-23所示電路的方程如下。

根據(jù)以上方程，可以得出圖5-23所示電路的狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖，分別如表5-7和圖5-24所示。圖5-25所示是其初始狀態(tài)為0000時(shí)的時(shí)序圖。

圖5-23異步十進(jìn)制加法計(jì)數(shù)器

圖5-24圖5-23所示異步十進(jìn)制加法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-25-圖5-23所示異步十進(jìn)制加法計(jì)數(shù)器的時(shí)序圖

4.異步十進(jìn)制減法計(jì)數(shù)器

按照十進(jìn)制數(shù)規(guī)律對(duì)時(shí)鐘脈沖進(jìn)行遞減計(jì)數(shù)的異步電路稱為異步十進(jìn)制減法計(jì)數(shù)器。圖5-26所示電路是由4個(gè)下降沿動(dòng)作的JK觸發(fā)器構(gòu)成的異步十進(jìn)制減法計(jì)數(shù)器。

圖5-26異步十進(jìn)制減法計(jì)數(shù)器

表5-8所示是該電路的狀態(tài)轉(zhuǎn)換表；圖5-27所示是它的狀態(tài)轉(zhuǎn)換圖；圖5-28所示是其初始狀態(tài)為0000時(shí)的時(shí)序圖。

圖5-27圖5-26所示異步十進(jìn)制減法計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-28圖5-26所示異步十進(jìn)制減法計(jì)數(shù)器的時(shí)序圖

5.1.3MSI計(jì)數(shù)器模塊及應(yīng)用

1.MSI74163計(jì)數(shù)器模塊

74163是中規(guī)模集成4位同步二進(jìn)制加法計(jì)數(shù)器，計(jì)數(shù)范圍為0~15。它具有同步置數(shù)、同步清零、保持和二進(jìn)制加法計(jì)數(shù)等邏輯功能。圖5-29(a)和(b)所示分別是它的國標(biāo)符號(hào)和慣用模塊符號(hào)，表5-9為它的功能表，圖5-30是它的時(shí)序圖。

表5-9741634位同步二進(jìn)制加法計(jì)數(shù)器的功能表

圖5-30741634位同步二進(jìn)制加法計(jì)數(shù)器的時(shí)序圖

2.MSI74160計(jì)數(shù)器模塊

74160是中規(guī)模集成8421BCD碼同步十進(jìn)制加法計(jì)數(shù)器，計(jì)數(shù)范圍為0~9。它具有同步置數(shù)、異步清零、保持和十進(jìn)制加法計(jì)數(shù)等邏輯功能。74160的國標(biāo)符號(hào)和慣用模塊符號(hào)分別如圖5-31(a)和(b)所示。

圖5-31741604位同步十進(jìn)制加法計(jì)數(shù)器

表5-10是74160的功能表，它和表5-9所示的74163功能表基本相同。不同之處為；74160是異步清零而74163為同步清零，74160是十進(jìn)制計(jì)數(shù)而74163為二進(jìn)制計(jì)數(shù)。74160的時(shí)序圖如圖5-32所示。

圖5-32741604位同步十進(jìn)制加法計(jì)數(shù)器的時(shí)序圖

3.MSI74191計(jì)數(shù)器模塊

74191是中規(guī)模集成4位單時(shí)鐘同步二進(jìn)制加/減可逆計(jì)數(shù)器，計(jì)數(shù)范圍為0~15。它具有異步置數(shù)、保持、二進(jìn)制加法計(jì)數(shù)和二進(jìn)制減法計(jì)數(shù)等邏輯功能。圖5-33(a)和(b)所示分別是它的國標(biāo)符號(hào)和慣用模塊符號(hào)。

表5-11為74191的功能表，圖5-34是它的時(shí)序圖。

圖5-34741914位單時(shí)鐘同步二進(jìn)制加/減可逆計(jì)數(shù)器的時(shí)序圖

4.用MSI計(jì)數(shù)器模塊構(gòu)成任意進(jìn)制計(jì)數(shù)器

利用MSI計(jì)數(shù)器模塊的清零端和置數(shù)端，結(jié)合MSI計(jì)數(shù)器模塊的串接，可以構(gòu)成任意進(jìn)制的計(jì)數(shù)器。假設(shè)已有N進(jìn)制的計(jì)數(shù)器模塊，要構(gòu)造M進(jìn)制的計(jì)數(shù)器，當(dāng)N>M時(shí)，只用一個(gè)MSI計(jì)數(shù)器模塊即可；當(dāng)N<M時(shí)，必須要用多個(gè)MSI計(jì)數(shù)器模塊進(jìn)行串接。下面分別來討論這兩種情況。

1)已有計(jì)數(shù)器的模N大于要構(gòu)造計(jì)數(shù)器的模M

【例5.1】

用74163構(gòu)造十五進(jìn)制加法計(jì)數(shù)器。

解74163是具有同步清零和同步置數(shù)功能的4位二進(jìn)制加法計(jì)數(shù)器，它的計(jì)數(shù)循環(huán)中包含16個(gè)狀態(tài)，因此又稱為十六進(jìn)制計(jì)數(shù)器。用74163構(gòu)造十五進(jìn)制加法計(jì)數(shù)器就是要提前一個(gè)狀態(tài)結(jié)束計(jì)數(shù)循環(huán)，使?fàn)顟B(tài)1110的下一個(gè)狀態(tài)改為0000而非原來的1111，如圖5-35-所示。

圖5-35十六進(jìn)制加法轉(zhuǎn)換為十五進(jìn)制加法的狀態(tài)轉(zhuǎn)換示意圖

【例5.2】

用74160構(gòu)造八進(jìn)制加法計(jì)數(shù)器。

解74160是具有異步清零和同步置數(shù)功能的十進(jìn)制加法計(jì)數(shù)器，它的計(jì)數(shù)循環(huán)中包含10個(gè)狀態(tài)，因此，用74160構(gòu)造八進(jìn)制加法計(jì)數(shù)器時(shí)，要使它提前兩個(gè)狀態(tài)結(jié)束計(jì)數(shù)循環(huán)，使?fàn)顟B(tài)0111的下一個(gè)狀態(tài)改為0000而非原來的1000，如圖5-37所示。

圖5-37十進(jìn)制加法轉(zhuǎn)換為八進(jìn)制加法的狀態(tài)轉(zhuǎn)換示意圖

2)已有計(jì)數(shù)器的模N小于要構(gòu)造計(jì)數(shù)器的模M

【例5.3】

用74160和74163構(gòu)造一百六十進(jìn)制計(jì)數(shù)器。

解74160的模為10，74163的模是16，兩者的乘積正好為160，因此可以直接將一個(gè)74160和一個(gè)74163連接起來實(shí)現(xiàn)一百六十進(jìn)制計(jì)數(shù)器。連接方法有串行進(jìn)位和并行進(jìn)位兩種，分別如圖5-39和圖5-40所示。

圖5-39串行進(jìn)位連接方式

圖5-40并行進(jìn)位連接方式

【例5.4】

用74163構(gòu)造二百進(jìn)制計(jì)數(shù)器。

解74163的模為16，將兩片74163連接起來可以構(gòu)成二百五十六進(jìn)制計(jì)數(shù)器。要構(gòu)造二百進(jìn)制計(jì)數(shù)器，必須讓計(jì)數(shù)器繞過56個(gè)多余的狀態(tài)，使計(jì)數(shù)器從全0狀態(tài)開始計(jì)數(shù)，即經(jīng)過輸入200個(gè)計(jì)數(shù)脈沖后，重新回到全0狀態(tài)?？梢圆捎谜w清零或整體置數(shù)方法。由于74163的清零和置數(shù)功能是同步方式的，因此要在計(jì)數(shù)199個(gè)脈沖后，使兩片計(jì)數(shù)器的清零輸入端或置數(shù)輸入端都有效。

圖5-41(a)、(b)所示分別是整體清零法和整體置數(shù)法的電路連接圖。由圖中可知，當(dāng)計(jì)數(shù)器計(jì)數(shù)到第199個(gè)脈沖時(shí)，狀態(tài)為11000111，此時(shí)與非門G的輸出變?yōu)榈碗娖?，使清零輸入端或置?shù)輸入端有效。這樣，當(dāng)下一個(gè)脈沖(第200個(gè)脈沖)到來時(shí)，計(jì)數(shù)器被清零或被置數(shù)而重新回到全0狀態(tài)，實(shí)現(xiàn)二百進(jìn)制的計(jì)數(shù)功能。

5.MSI計(jì)數(shù)器模塊的其他應(yīng)用

MSI計(jì)數(shù)器模塊的應(yīng)用非常廣泛，除了能夠構(gòu)成任意模計(jì)數(shù)器外，還有很多其他的用途，典型的有分頻器、定時(shí)器、并行/串行數(shù)據(jù)轉(zhuǎn)換電路、序列信號(hào)發(fā)生器等。

圖5-42所示是一個(gè)由三片74160構(gòu)成的分頻電路。如果在CLK輸入端加入頻率為f的脈沖信號(hào)，則將在第Ⅰ、Ⅱ、Ⅲ片74160的進(jìn)位輸出端分別輸出頻率為f/10、f/100、f/1000的脈沖信號(hào)。

圖5-42用74160構(gòu)成分頻電路

圖5-43所示是一個(gè)由八進(jìn)制加法計(jì)數(shù)器和八選一數(shù)據(jù)選擇器構(gòu)成的并行/串行數(shù)據(jù)轉(zhuǎn)換電路。在數(shù)據(jù)選擇器的數(shù)據(jù)輸入端加入并行數(shù)據(jù)，在CLK信號(hào)的控制下，并行數(shù)據(jù)中的各位將按順序一位接一位地從數(shù)據(jù)選擇器的輸出端輸出，轉(zhuǎn)換成串行數(shù)據(jù)，時(shí)序圖如圖5-44所示。如果在數(shù)據(jù)選擇器的數(shù)據(jù)輸入端加入固定的數(shù)據(jù)，則在CLK信號(hào)的控制下，將在數(shù)據(jù)選擇器的輸出端產(chǎn)生相應(yīng)的序列信號(hào)。

圖5-43并行/串行數(shù)據(jù)轉(zhuǎn)換電路

圖5-44圖5-43所示并行/串行數(shù)據(jù)轉(zhuǎn)換電路的時(shí)序圖

5.2寄

存

器

寄存器是另一種常用的時(shí)序邏輯電路，主要用于對(duì)數(shù)據(jù)進(jìn)行寄存和移位。寄存器可分為兩大類；基本寄存器和移位寄存器。基本寄存器只能寄存數(shù)據(jù)，其特點(diǎn)是；數(shù)據(jù)并行輸入、并行輸出。

5.2.1基本寄存器

圖5-45所示是由4個(gè)下降沿觸發(fā)的邊沿D觸發(fā)器構(gòu)成的4位基本寄存器。它的工作原理很簡單；當(dāng)CP的下降沿到來時(shí)，加在D3、D2、D1、D0

上的4位并行數(shù)據(jù)就被送入到4個(gè)觸發(fā)器的Q3、Q2、Q1、Q0

輸出端，在下一個(gè)CP的下降沿到來之前，這些數(shù)據(jù)一直寄存在輸出端。當(dāng)CP的下降沿到來時(shí)，各個(gè)觸發(fā)器的狀態(tài)方程如下；

圖5-454位基本寄存器

5.2.2移位寄存器

1.單向移位寄存器

圖5-46所示為一個(gè)4位右移寄存器。圖5-464位右移寄存器

當(dāng)CP的下降沿到來時(shí)，觸發(fā)器的狀態(tài)方程為

圖5-47所示為輸入數(shù)據(jù)1001時(shí)寄存器的時(shí)序圖。圖5-47圖5-46所示右移寄存器的時(shí)序圖

圖5-48所示是一個(gè)4位左移寄存器，其工作原理和圖5-46所示的右移寄存器相似。不同之處在于；在圖5-48所示寄存器中，數(shù)據(jù)是逐位左移的；在圖5-46所示寄存器中，數(shù)據(jù)是逐位右移的。

當(dāng)CP的下降沿到來時(shí)，觸發(fā)器的狀態(tài)方程如下；

圖5-484位左移寄存器

在圖5-46和圖5-48所示的移位寄存器中，數(shù)據(jù)都是串行輸入的，既可以串行輸出，也可以并行輸出，可以實(shí)現(xiàn)數(shù)據(jù)的串行/并行轉(zhuǎn)換。圖5-49所示是一個(gè)數(shù)據(jù)并行輸入、串行輸出的移位寄存器，它可以實(shí)現(xiàn)數(shù)據(jù)的并行/串行轉(zhuǎn)換。

圖5-49并入/串出移位寄存器

圖5-50圖5-49所示寄存器的時(shí)序圖

2.雙向移位寄存器

圖5-51所示是一個(gè)雙向移位寄存器，利用它可以對(duì)數(shù)據(jù)進(jìn)行逐位右移，也可以對(duì)數(shù)據(jù)進(jìn)行逐位左移。圖5-51雙向移位寄存器

當(dāng)CP的下降沿到來時(shí)，觸發(fā)器的狀態(tài)方程為

圖5-52所示為寄存器的時(shí)序圖，圖中假設(shè)觸發(fā)器的初始狀態(tài)為0000。圖5-52圖5-51所示寄存器的時(shí)序圖

表5-12所示是74164的功能表。當(dāng)CP的上升沿到來時(shí)，74164的狀態(tài)方程為

圖5-54所示是741648位單向移位寄存器的時(shí)序圖。圖5-54741648位單向移位寄存器的時(shí)序圖

表5-13所示是741944位雙向移位寄存器的功能表。

圖5-56為741944位雙向移位寄存器的時(shí)序圖。圖5-56

3.MSI寄存器模塊的應(yīng)用

1)延時(shí)控制

利用串行輸入/串行輸出的MSI寄存器模塊可以產(chǎn)生一定數(shù)量的延時(shí)。圖5-57(a)所示是由74164構(gòu)成的結(jié)構(gòu)非常簡單的延時(shí)電路，時(shí)序圖如圖5-57(b)所示。

圖5-57(a)中，數(shù)據(jù)從74164的兩個(gè)串行輸入端輸入，從第i個(gè)(i=0，1，…，7)輸出端

Qi輸出，需要經(jīng)過i+1個(gè)移位脈沖。假設(shè)移位脈沖的周期為T，則輸出的延時(shí)為(i+1)T。

2)序列檢測(cè)

圖5-58所示是一個(gè)由74194雙向移位寄存器構(gòu)成的序列檢測(cè)電路。在電路中，74194工作于右移方式，數(shù)據(jù)序列Din由SR端逐位右移輸入，輸出為

只有當(dāng)Din、Q0、Q1、Q2、Q3

分別為1、1、0、1、1時(shí)，輸出Y才為1，因此可以用這一電路檢測(cè)序列11011。

圖5-58序列檢測(cè)電路

5.3移位寄存器型計(jì)數(shù)器

移位寄存器型計(jì)數(shù)器是在移位寄存器的基礎(chǔ)上，通過增加反饋構(gòu)成的。圖5-59所示是移位寄存器型計(jì)數(shù)器的邏輯結(jié)構(gòu)圖。環(huán)型計(jì)數(shù)器和扭環(huán)型計(jì)數(shù)器是兩種最常用的移位寄存器型計(jì)數(shù)器。

圖5-59移位寄存器型計(jì)數(shù)器邏輯結(jié)構(gòu)圖

1.環(huán)型計(jì)數(shù)器

基本的環(huán)型計(jì)數(shù)器是將移位寄存器中最后一級(jí)的Q輸出端直接反饋到串行輸入端構(gòu)成的。圖5-60是一個(gè)由4個(gè)下降沿觸發(fā)的邊沿D觸發(fā)器組成的基本環(huán)型計(jì)數(shù)器。圖5-59移位寄存器型計(jì)數(shù)器邏輯結(jié)構(gòu)圖

當(dāng)CP的下降沿到來時(shí)，觸發(fā)器的狀態(tài)方程為

表5-14和圖5-61所示分別是計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖。

圖5-61圖5-60所示環(huán)型計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-62所示是經(jīng)過修改的、能夠自啟動(dòng)的環(huán)型計(jì)數(shù)器；圖5-63所示是由74194構(gòu)成的能夠自啟動(dòng)的環(huán)型計(jì)數(shù)器。它們的狀態(tài)轉(zhuǎn)換圖如圖5-64所示。圖5-62修改的能自啟動(dòng)的環(huán)型計(jì)數(shù)器

圖5-63由74194構(gòu)成的能自啟動(dòng)的環(huán)型計(jì)數(shù)器

圖5-64自啟動(dòng)環(huán)型計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-65扭環(huán)型計(jì)數(shù)器

當(dāng)CP的下降沿到來時(shí)，基本扭環(huán)型計(jì)數(shù)器中觸發(fā)器的狀態(tài)方程為

基本扭環(huán)型計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表和狀態(tài)轉(zhuǎn)換圖分別如表5-15和圖5-66所示。

圖5-66圖5-65所示扭環(huán)型計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖

圖5-67所示是經(jīng)過修改的能夠自啟動(dòng)的扭環(huán)型計(jì)數(shù)器；圖5-68所示是由74194構(gòu)成的能夠自啟動(dòng)的扭環(huán)型計(jì)數(shù)器。圖5-67和圖5-68所示能自啟動(dòng)扭環(huán)型計(jì)數(shù)器的狀態(tài)方程(CP下降沿有效，CLK上升沿有效)為

圖5-67修改的能自啟動(dòng)的扭環(huán)型計(jì)數(shù)器

圖5-68由74194構(gòu)成的能自啟動(dòng)的扭環(huán)型計(jì)數(shù)器

圖5-69所示是它們的狀態(tài)轉(zhuǎn)換圖。圖5-69自啟動(dòng)扭環(huán)型計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖第6章可編程邏輯器件6.1概述6.2簡單可編程邏輯器件(SPLD)6.3復(fù)雜可編程邏輯器件(CPLD)6.4現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)

6.1概

述

數(shù)字邏輯器件的發(fā)展如圖6-1所示(圖中的白色區(qū)塊表示對(duì)應(yīng)的半導(dǎo)體技術(shù)和產(chǎn)品雖然已經(jīng)出現(xiàn)，但沒有得到大規(guī)模的推廣和應(yīng)用)。

圖6-1數(shù)字邏輯器件的發(fā)展

由于可編程邏輯器件的邏輯功能和電路結(jié)構(gòu)可以通過電學(xué)和邏輯編程的方式進(jìn)行變換，因此最先出現(xiàn)的SPLD的功能和意義并不僅僅局限于將印制板上多個(gè)分立的54或74標(biāo)準(zhǔn)邏輯器件集成到一個(gè)SPLD芯片中，它提高了系統(tǒng)的性能和可靠性，降低了印制板和系統(tǒng)的成本，更重要的是，SPLD芯片的邏輯功能和電路結(jié)構(gòu)將可以按照系統(tǒng)的功能需求進(jìn)行編程，極大地方便了系統(tǒng)原型的建構(gòu)、系統(tǒng)功能的驗(yàn)證和完善，具有重要的設(shè)計(jì)方法學(xué)的突破意義。隨著SPLD的成功應(yīng)用、推廣以及半導(dǎo)體技術(shù)的不斷成熟和發(fā)展，性能更先進(jìn)、功能更復(fù)雜的復(fù)雜可編程邏輯器件和現(xiàn)場(chǎng)可編程邏輯陣列也在不斷推出并得到推廣應(yīng)用。可編程邏輯器件的分類如圖6-2所示。

圖6-2可編程邏輯器件的分類

6.2簡單可編程邏輯器件(SPLD)

如圖6-2所示，簡單可編程邏輯器件可分為PROM、PLA、PAL和GAL等不同種類的器件，這些SPLD的結(jié)構(gòu)可以統(tǒng)一概括為圖6-3所示的基本結(jié)構(gòu)，由輸入電路、與陣列、或陣列和輸出電路四部分組成。其中，與陣列和或陣列用于實(shí)現(xiàn)邏輯函數(shù)和功能，它是SPLD的核心部分。

圖6-3SPLD器件的基本結(jié)構(gòu)

6.2.1PROM器件

第一種SPLD是PROM器件。PROM器件于1970年問世，主要用來存儲(chǔ)計(jì)算機(jī)的程序指令和常數(shù)，但設(shè)計(jì)人員也利用PROM來實(shí)現(xiàn)查找表和有限狀態(tài)機(jī)等一些簡單的邏輯功能。實(shí)際上，利用PROM器件可以方便地實(shí)現(xiàn)任意組合電路，這是通過一個(gè)固定的與陣列和一個(gè)可編程的或陣列組合來實(shí)現(xiàn)的。一個(gè)具有三輸入、三輸出的未編程PROM器件的結(jié)構(gòu)如圖6-4所示。在該結(jié)構(gòu)中，與陣列固定地生成所有輸入信號(hào)的邏輯小項(xiàng)，而或陣列則通過編程，實(shí)現(xiàn)任意小項(xiàng)之和。

圖6-4未編程的PROM器件的結(jié)構(gòu)

如果我們希望實(shí)現(xiàn)一個(gè)如圖6-5所示的簡單組合邏輯電路，則圖6-4中或陣列的編程情況如圖6-6所示。圖6-5一個(gè)簡單的組合邏輯電路

圖6-6-PROM中的或陣列編程

6.2.2PLA器件

為了克服PROM器件中固定與陣列的局限，設(shè)計(jì)人員在1975年推出了可編程邏輯陣列器件。PLA器件是簡單可編程器件中配置最靈活的一種器件，它的與陣列和或陣列都是可以編程的。一個(gè)未編程的PLA器件的結(jié)構(gòu)如圖6-7所示。

我們利用PLA器件來實(shí)現(xiàn)下列等式：

則對(duì)應(yīng)的PLA器件的與陣列和或陣列的編程情況如圖6-8所示。

圖6-7未編程的PLA器件的結(jié)構(gòu)

圖6-8PLA器件的與陣列和或陣列的編程

6.2.3PAL器件

為了克服PLA器件速度慢的問題，設(shè)計(jì)人員于20世紀(jì)70年代末期推出了一種新型的器件：可編程陣列邏輯(PAL，ProgrammableArrayLogic)器件。PAL器件的結(jié)構(gòu)與PROM器件的正好相反，與陣列是可編程的，而或陣列則是固定的。未編程的PAL器件的結(jié)構(gòu)如圖6-9所示。

圖6-9未編程的PAL器件的結(jié)構(gòu)

6.3復(fù)雜可編程邏輯器件(CPLD)

雖然各家公司生產(chǎn)的CPLD存在一定的差異，但CPLD的基本結(jié)構(gòu)相同，如圖6-10所示。CPLD中包含多個(gè)SPLD模塊，這些SPLD模塊之間通過可編程的互連矩陣連接起來。在

對(duì)CPLD編程時(shí)，不但需要對(duì)其中的每一個(gè)SPLD模塊進(jìn)行編程，而且SPLD模塊之間的互連線也需要通過可編程互連陣列進(jìn)行編程。不同生產(chǎn)廠家，不同產(chǎn)品系列的CPLD中所采用的可編程開關(guān)存在著差異，可編程開關(guān)可以利用EPROM、E2PROM、FLASH和SRAM單元來實(shí)現(xiàn)。

圖6-10CPLD的基本結(jié)構(gòu)

CPLD通?？梢詫?shí)現(xiàn)數(shù)千至上萬個(gè)等效邏輯門，同時(shí)CPLD的集成度、速度和體系結(jié)構(gòu)復(fù)雜度也在不斷地提高。典型的CPLD的特征參數(shù)如表6-1所示。

6.4現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)

為了彌補(bǔ)可編程器件和ASIC芯片之間的差距，Xilinx公司于1984年推出了一種新型的可編程邏輯器件，它被稱為現(xiàn)場(chǎng)可編程邏輯陣列，即FPGA(FieldProgrammableGateArrays)。FP_x0002_GA和SPLD、CPLD的關(guān)系如圖6-11所示。

圖6-11FPGA和SPLD、CPLD的對(duì)比

FPGA的基本結(jié)構(gòu)如圖6-12所示。對(duì)于FPGA結(jié)構(gòu)的一種形象化的描述是：大量的可編程邏輯功能模塊的“小島”，被可編程的、互連的“海洋”所包圍。

圖6-12FPGA的基本結(jié)構(gòu)

從CPLD發(fā)展到FPGA，并不僅僅是規(guī)模和集成度的進(jìn)一步提升，F(xiàn)PGA的體系結(jié)構(gòu)遠(yuǎn)遠(yuǎn)復(fù)雜于CPLD，它們的對(duì)比如圖6-13所示。從圖中可以看出，CPLD更適合于實(shí)現(xiàn)具有更多的組合電路，而寄存器數(shù)目受限的簡單設(shè)計(jì)，同時(shí)，CPLD的連線延遲是可以準(zhǔn)確地預(yù)估的，它的輸入/輸出引腳數(shù)目較少；FPGA更適合于實(shí)現(xiàn)規(guī)模更大，寄存器更加密集的針對(duì)數(shù)據(jù)路徑處理的復(fù)雜設(shè)計(jì)，F(xiàn)PGA具有更加靈活的布線策略、更多的輸入/輸出引腳數(shù)目。

圖6-13CPLD和FPGA的體系結(jié)構(gòu)比較

6.4.2FPGA的特征

典型的FPGA的特征參數(shù)如表6-2所示。隨著半導(dǎo)體工藝技術(shù)的不斷發(fā)展和商業(yè)競(jìng)爭(zhēng)的日趨激烈，F(xiàn)PGA的集成度、復(fù)雜度、速度和I/O引腳數(shù)目也在不斷提高，同時(shí)，F(xiàn)PGA的體系架構(gòu)也在不斷發(fā)展，容量更大的嵌入式RAM模塊、嵌入式處理器硬核和軟核、專用硬件乘法器、高速通信模塊等功能模塊被集成到FPGA中。結(jié)合先進(jìn)的EDA設(shè)計(jì)工具，這些新型FPGA可以支持設(shè)計(jì)者在很短的時(shí)間內(nèi)完成復(fù)雜的設(shè)計(jì)。

FPGA器件的編程技術(shù)包括SRAM、反熔絲、EPROM和E2PROM四種，它們的特點(diǎn)如下：

(1)基于SRAM的編程技術(shù)。

(2)基于反熔絲的編程技術(shù)。

(3)基于EPROM的編程技術(shù)。

(4)基于E2PROM的編程技術(shù)。

基于SRAM技術(shù)的FPGA器件可以實(shí)現(xiàn)在系統(tǒng)內(nèi)部的在線動(dòng)態(tài)編程，這對(duì)系統(tǒng)的快速原型設(shè)計(jì)和開發(fā)帶來了極大的便利。由于在原型系統(tǒng)設(shè)計(jì)和開發(fā)中，往往需要對(duì)FPGA器件的功能進(jìn)行多次修改，因此基于SRAM技術(shù)的FPGA器件是原型系統(tǒng)設(shè)計(jì)和開發(fā)中的最佳選擇。主流FP_x0002_GA生產(chǎn)廠家所采用的編程技術(shù)如表6-3所示。

6.4.3基于SRAM技術(shù)的FPGA的結(jié)構(gòu)特點(diǎn)

FPGA的基本結(jié)構(gòu)如圖6-14所示，在芯片的中央是邏輯模塊的陣列，這些邏輯模塊之間通過可編程的互連布線矩陣相連接。在芯片的四邊是一個(gè)由I/O單元組成的環(huán)，I/O單元可以通過編程來支持不同的接口標(biāo)準(zhǔn)。FPGA的這種靈活的結(jié)構(gòu)可以支持和覆蓋范圍極為廣大的同步時(shí)序電路和組合電路的編程和實(shí)現(xiàn)。

圖6-14FPGA的基本結(jié)構(gòu)

如上所述，F(xiàn)PGA的特點(diǎn)是包含大量的可編程模塊。組成FPGA的基本要素包括：

?邏輯單元；

?布線矩陣和全局信號(hào)；

?I/O單元；

?時(shí)鐘策略；

?多路選擇器；

?存儲(chǔ)器。

1.FPGA中的邏輯單元

邏輯單元(LC，LogicCell)是FPGA中最底層的邏輯功能模塊，雖然不同的FPGA廠家或同一廠家不同產(chǎn)品系列中的邏輯單元的結(jié)構(gòu)都存在差異，但其基本結(jié)構(gòu)是類似的。典型的邏輯單元的結(jié)構(gòu)如圖6-15所示。

圖6-15典型邏輯單元的結(jié)構(gòu)

利用查找表來實(shí)現(xiàn)一個(gè)組合電路的例子如圖6-16所示。圖6-16用查找表實(shí)現(xiàn)一個(gè)組合電路

為了支持更高層次的邏輯功能的實(shí)現(xiàn)，F(xiàn)PGA廠家可以將多個(gè)基本邏輯單元組合在一起，形成一個(gè)大的邏輯結(jié)構(gòu)。不同的FPGA廠家或同一廠家的不同產(chǎn)品系列利用基本邏輯單元構(gòu)成的邏輯結(jié)構(gòu)的大小、功能、特點(diǎn)都存在差異，這些大的邏輯結(jié)構(gòu)也有不同的命名，如可配置邏輯模塊、邏輯陣列模塊、宏邏輯陣列模塊等。以Xilinx公司的命名規(guī)則為例，如圖6-17所示，包含三個(gè)層次，最小的組成單位是邏輯單元，兩個(gè)邏輯單元組成一個(gè)位片(Slice)，四個(gè)位片構(gòu)成一個(gè)可配置邏輯模塊。

圖6-17由多個(gè)基本邏輯單元組成的大的邏輯模塊

2.FPGA中的布線矩陣和全局信號(hào)

FPGA器件中的基本布線單元是水平和垂直方向上的布線通道和可編程布線開關(guān)。不同F(xiàn)P_x0002_GA廠家或不同F(xiàn)PGA產(chǎn)品系列中的布線通道數(shù)是不同的。水平和垂直方向上的布線通道的功能是為布線開關(guān)提供一種互連機(jī)制。布線開關(guān)可以編程，提供180°和90°布線通路。布線開關(guān)被安排在由基本邏輯單元構(gòu)成的可配置邏輯模塊所形成的每一行、每一列的中間。布線開關(guān)通過互連線段與可配置邏輯模塊的輸入/輸出相連。

一種典型的布線矩陣結(jié)構(gòu)如圖6-18所示。

圖6-18

圖6-19所示實(shí)現(xiàn)了一種進(jìn)位鏈結(jié)構(gòu)。

圖6-19進(jìn)位鏈結(jié)構(gòu)與布線

3.FPGA中的I/O單元

環(huán)繞在CLB陣列外圍四邊上的I/O單元環(huán)，其作用是實(shí)現(xiàn)FPGA與系統(tǒng)中其他芯片之間的接口和互連。I/O單元數(shù)與FPGA內(nèi)部邏輯門數(shù)之間的比例是FPGA的一個(gè)重要參數(shù)，高的邏輯門數(shù)與I/O單元數(shù)比例表明該FPGA是以邏輯門為中心的設(shè)計(jì)，高的I/O單元數(shù)與邏輯門數(shù)比例表明該FPGA是以I/O單元為中心的設(shè)計(jì)。FPGA器件中I/O單元環(huán)的結(jié)構(gòu)如圖6-20所示。

圖6-20FPGA中I/O單元環(huán)的結(jié)構(gòu)

種簡單的I/O單元的結(jié)構(gòu)如圖6-21所示，它包含輸入/輸出觸發(fā)器、控制信號(hào)、多路選擇器和時(shí)鐘信號(hào)。I/O單元的輸入/輸出信號(hào)既可以通過觸發(fā)器緩存，也可以不緩存。I/O單元的輸出電路部分可以支持三態(tài)電路輸出。由于CMOS電路在不定狀態(tài)下會(huì)產(chǎn)生功耗，因此FPGA上不用的輸入引腳不可浮空，否則會(huì)產(chǎn)生額外的功耗。一種解決方案是將不用的引腳配置為輸出引腳。

圖6-21一種簡單的I/O單元的結(jié)構(gòu)

為了實(shí)現(xiàn)與不同種類的邏輯電路器件的互連，F(xiàn)PGA中的I/O單元必須支持多種I/O接口標(biāo)準(zhǔn)，這是通過I/O單元的配置來實(shí)現(xiàn)的。I/O單元所支持的配置內(nèi)容包括：

?輸出信號(hào)的上拉或下拉；

?I/O引腳的未使用狀態(tài)；

?I/O信號(hào)的偏斜率；

?I/O單元的驅(qū)動(dòng)能力；

?所支持的I/O標(biāo)準(zhǔn)；

?阻抗特性。

4.FPGA中的時(shí)鐘策略

Xilinx公司的Spartan3系列芯片的時(shí)鐘布線策略如圖6-22所示，該布線策略分為系統(tǒng)布線和局部布線兩個(gè)層次。

系統(tǒng)(時(shí)鐘)布線往往開始于FPGA器件的中間，然后對(duì)稱地分枝擴(kuò)散到各個(gè)局部模塊。對(duì)局部模塊內(nèi)部的時(shí)鐘布線就是局部布線，對(duì)局部模塊內(nèi)部的時(shí)鐘布線也相應(yīng)地采取對(duì)稱型的分枝擴(kuò)散形式來進(jìn)行。

圖6-22Xilinx公司的Spartan3系列芯片的時(shí)鐘布線策略

FPGA中的時(shí)鐘參數(shù)控制是通過時(shí)鐘管理模塊來完成的。時(shí)鐘管理模塊負(fù)責(zé)管理、調(diào)整FP_x0002_GA片內(nèi)局部和系統(tǒng)時(shí)鐘的基本參數(shù)。時(shí)鐘模塊對(duì)時(shí)鐘信號(hào)進(jìn)行調(diào)制，主要是基于鎖相環(huán)(PLL，Phase-LockedLoop)和延遲鎖相環(huán)(DLL，DelayLockLoop)技術(shù)。時(shí)鐘管理模塊的功能如圖6-23所示，根據(jù)從FPGA芯片外輸入的外部時(shí)鐘信號(hào)，時(shí)鐘管理模塊生成具有不同性能參數(shù)的時(shí)鐘信號(hào)，這些時(shí)鐘信號(hào)通過時(shí)鐘網(wǎng)絡(luò)來進(jìn)行傳播。

圖6-23時(shí)鐘管理模塊的功能

時(shí)鐘管理模塊的功能包括抖動(dòng)信號(hào)消除、頻率綜合、相移和自動(dòng)偏斜校正四方面。其中，抖動(dòng)信號(hào)消除功能是針對(duì)外部輸入FPGA器件的時(shí)鐘信號(hào)而言的。該信號(hào)的上升沿和下降沿與理想的時(shí)鐘信號(hào)的上升沿和下降沿相比，存在著超前或滯后的情況，這種情況被稱為時(shí)鐘信號(hào)的抖動(dòng)，如圖6-24所示。經(jīng)過時(shí)鐘管理模塊處理后的時(shí)鐘信號(hào)的邊沿將與理想信號(hào)的邊沿對(duì)齊。

圖6-24輸入時(shí)鐘信號(hào)的抖動(dòng)

時(shí)鐘管理模塊的頻率綜合功能是指時(shí)鐘管理模塊可以針對(duì)時(shí)鐘輸入信號(hào)，產(chǎn)生頻率為原時(shí)鐘輸入信號(hào)頻率乘以或除以某一整數(shù)的新的時(shí)鐘信號(hào)，以滿足設(shè)計(jì)的特定頻率需要。頻率綜合的示意圖如圖6-25所示。圖6-25時(shí)鐘信號(hào)的頻率綜合

時(shí)鐘管理模塊的相移功能是指時(shí)鐘管理模塊可以針對(duì)時(shí)鐘輸入信號(hào)，產(chǎn)生相位延遲于原時(shí)鐘輸入信號(hào)一定值的新的時(shí)鐘信號(hào)。例如，針對(duì)輸入時(shí)鐘信號(hào)，可以生成常用的延遲0°、120°和240°的三相時(shí)鐘，或延遲0°、90°、180°和270°的四相時(shí)鐘。產(chǎn)生四相時(shí)鐘的頻率綜合的示意圖如圖6-26所示。

圖6-26產(chǎn)生四相時(shí)鐘的頻率綜合

時(shí)鐘管理模塊的自動(dòng)偏斜校正功能是指時(shí)鐘管理模塊可以針對(duì)時(shí)鐘輸入信號(hào)(也稱為主時(shí)鐘信號(hào))，比較生成的子時(shí)鐘信號(hào)與主時(shí)鐘信號(hào)之間的偏斜，并對(duì)子時(shí)鐘進(jìn)行調(diào)整。時(shí)鐘信號(hào)的自動(dòng)偏斜校正的示意圖如圖6-27所示。

圖6-27時(shí)鐘信號(hào)的自動(dòng)偏斜校正

5.FPGA中的存儲(chǔ)器

圖6-17中所示的包含4個(gè)位片的可配置邏輯模塊中的離散式存儲(chǔ)器可以實(shí)現(xiàn)下列不同規(guī)格的存儲(chǔ)器：

?單端口16×8位RAM；

?單端口32×4位RAM；

?單端口64×2位RAM；

?單端口128×1位RAM；

?雙端口16×4位RAM；

?雙端口32×2位RAM；

?雙端口64×1位RAM。

模塊式存儲(chǔ)器是指FPGA中專門實(shí)現(xiàn)的RAM存儲(chǔ)器模塊。含有多個(gè)大容量的模塊式存儲(chǔ)器已成為高性

能FPGA的一個(gè)重要標(biāo)志，其容量通常為數(shù)千至數(shù)萬比特。不同的FPGA中RAM存儲(chǔ)器模塊的分布是不同的，有的安排在芯片的四周，有的均勻分布在整個(gè)芯片上，有的則按列排列。按列排列的RAM存儲(chǔ)模塊分布如圖6-28所示。

圖6-27時(shí)鐘信號(hào)的自動(dòng)偏斜校正第7章VHDL與數(shù)字電路設(shè)計(jì)7.1電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的發(fā)展7.2硬件描述語言對(duì)數(shù)字系統(tǒng)的描述7.3基于硬件描述語言的數(shù)字電路設(shè)計(jì)流程7.4VHDL的基本文法7.5VHDL對(duì)基本電路行為的描述方法7.6VHDL對(duì)復(fù)雜電路行為的描述方法

7.1電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的發(fā)展

電子設(shè)計(jì)自動(dòng)化的發(fā)展大致可以分為三個(gè)階段：20世紀(jì)70年代的第一代EDA系統(tǒng)，常稱為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)系統(tǒng)；80年代的第二代EDA系統(tǒng)，常稱為計(jì)算機(jī)輔助工程(CAE)系統(tǒng)；90年代的第三代EDA系統(tǒng)，這一代EDA系統(tǒng)的特點(diǎn)是實(shí)現(xiàn)了高層次設(shè)計(jì)的自動(dòng)化。

第一代EDA工具的特點(diǎn)是交互式圖形編輯設(shè)計(jì)，硬件采用16位小型機(jī)，邏輯圖輸入、邏輯模擬、電路模擬、版圖設(shè)計(jì)及版圖驗(yàn)證是分別進(jìn)行的，設(shè)計(jì)人員需要對(duì)設(shè)計(jì)內(nèi)容進(jìn)行多次的比較和修改才能得到正確的設(shè)計(jì)。

第二代EDA工具集邏輯圖輸入、邏輯模擬、測(cè)試碼生成、電路模擬、版圖輸入、版圖驗(yàn)證等工具于一體，構(gòu)成了一個(gè)較完整的設(shè)計(jì)系統(tǒng)。

CAE系統(tǒng)的特點(diǎn)是支持一致性檢查和后模擬功能。

第三代EDA工具出現(xiàn)于20世紀(jì)90年代，隨著芯片的復(fù)雜程度愈來愈高，數(shù)萬門及數(shù)十萬門的電路設(shè)計(jì)越來越多，單是靠原理圖輸入方式已經(jīng)無法完成，硬件描述語言設(shè)計(jì)方式應(yīng)運(yùn)而生，設(shè)計(jì)工作從行為級(jí)、功能級(jí)開始，EDA向設(shè)計(jì)的高層次發(fā)展，這樣就出現(xiàn)了第三代EDA系統(tǒng)。

第三代EDA系統(tǒng)的特點(diǎn)是高層次設(shè)計(jì)的自動(dòng)化。

高層次設(shè)計(jì)是與具體生產(chǎn)技術(shù)無關(guān)的，亦即與工藝無關(guān)。一個(gè)HDL原碼可以通過邏輯綜合工具綜合成為一個(gè)現(xiàn)場(chǎng)可編程門陣列，既FPGA電路，也可綜合成某一工藝所支持的專用集成電路，即ASIC電路。HDL原碼對(duì)于FPGA和ASIC是完全一樣的，僅需要更換不同的庫重新進(jìn)行綜合。隨著工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)，如從0.35μm技術(shù)轉(zhuǎn)換為0.18μm技術(shù)時(shí)，可利用原來所書寫的HDL原碼。

前兩代的EDA系統(tǒng)是以軟件工具為核心的，第三代EDA系統(tǒng)是一個(gè)統(tǒng)一的、協(xié)同的、集成化的、以數(shù)據(jù)庫為核心的系統(tǒng)。它具有面向目標(biāo)的各種數(shù)據(jù)模型及數(shù)據(jù)管理系統(tǒng)，有一致性較好的用戶界面系統(tǒng)，有基于圖形界面的設(shè)計(jì)管理環(huán)境和設(shè)計(jì)管理系統(tǒng)。在此基礎(chǔ)上，第三代EDA系統(tǒng)實(shí)現(xiàn)了操作的協(xié)同性、結(jié)構(gòu)的開放性和系統(tǒng)的可移植性。

其中操作的協(xié)同性是指可在多窗口的環(huán)境下同時(shí)運(yùn)行多個(gè)工具。例如，當(dāng)版圖編輯器完成了一個(gè)多邊形的設(shè)計(jì)時(shí)，該多邊形就被存入數(shù)據(jù)庫，被存入信息對(duì)版圖設(shè)計(jì)規(guī)則檢查器同樣有效。因此，允許在版圖過程中交替地進(jìn)行版圖設(shè)計(jì)規(guī)則檢查，以避免整個(gè)設(shè)計(jì)過程的反復(fù)。再如，當(dāng)在邏輯窗口中對(duì)該邏輯圖的某個(gè)節(jié)點(diǎn)進(jìn)行檢查時(shí)，在版圖窗口可同時(shí)看到該節(jié)點(diǎn)所對(duì)應(yīng)的版圖區(qū)域。這種協(xié)同操作的并行設(shè)計(jì)環(huán)境使設(shè)計(jì)者可同時(shí)訪問設(shè)計(jì)過程中的多種信息，并能分享設(shè)計(jì)數(shù)據(jù)。

結(jié)構(gòu)的開放性是指通過一定的編程語言可以訪問統(tǒng)一的數(shù)據(jù)庫，同時(shí)在此結(jié)構(gòu)框架中可嵌入第三方所開發(fā)的設(shè)計(jì)軟件。

系統(tǒng)的可移植性是指整個(gè)軟件系統(tǒng)可安裝到不同的硬件平臺(tái)上，這樣可組成一個(gè)由不同型號(hào)工作站所組成的設(shè)計(jì)系統(tǒng)，從而共享同一設(shè)計(jì)數(shù)據(jù)。也可由低價(jià)的個(gè)人計(jì)算機(jī)和高性能的工作站共同組成一個(gè)系統(tǒng)。

7.2硬件描述語言對(duì)數(shù)字系統(tǒng)的描述

VHDL作為一種經(jīng)典的硬件描述語言，它主要包含三方面的功能：實(shí)現(xiàn)電路系統(tǒng)的文檔化描述、支持系統(tǒng)仿真和支持系統(tǒng)綜合。電路系統(tǒng)可以從不同的角度進(jìn)行描述：

?行為級(jí)：系統(tǒng)執(zhí)行什么樣的操作和處理。

?結(jié)構(gòu)級(jí)：系統(tǒng)是如何構(gòu)成的。

?功能特性：系統(tǒng)如何與外界進(jìn)行連接與交互。

?物理特性：系統(tǒng)的處理速度如何。

同時(shí)，系統(tǒng)也可以按照不同的抽象級(jí)別進(jìn)行描述：

?開關(guān)級(jí)：描述晶體管的開關(guān)行為。

?寄存器傳輸級(jí)：描述組合電路和時(shí)序電路的邏輯結(jié)構(gòu)。

?指令級(jí)體系結(jié)構(gòu)級(jí)：描述微處理器的功能行為。

綜合這些不同的角度和抽象級(jí)別，數(shù)字系統(tǒng)的描述可以用Gajski和Kuhn提出的著名的Y圖來表示，如圖7-1所示。

圖7-1數(shù)字系統(tǒng)設(shè)計(jì)所涵蓋的領(lǐng)域

7.3基于硬件描述語言的數(shù)字電路設(shè)計(jì)流程

高層次綜合也稱為行為級(jí)綜合(BehavioralSynthesis)，它的任務(wù)是將一個(gè)設(shè)計(jì)的行為級(jí)描述轉(zhuǎn)換成寄存器傳輸級(jí)的結(jié)構(gòu)描述。其設(shè)計(jì)步驟是，首先翻譯和分析設(shè)計(jì)的HDL描述，在給定的一組性能、面積和功耗條件下，確定需要哪些硬件資源，如執(zhí)行單元、存儲(chǔ)器、控制器、總線等，通常稱這一步為資源分配(Allocation)；其次確定在這一結(jié)構(gòu)中各種操作的次序，通常稱這一步為調(diào)度(Scheduling)。同時(shí)還可通過行為級(jí)和寄存器傳輸級(jí)硬件仿真進(jìn)行驗(yàn)證。

邏輯綜合是將邏輯級(jí)的行為描述轉(zhuǎn)換成邏輯級(jí)的結(jié)構(gòu)描述，即邏輯門級(jí)網(wǎng)表。邏輯級(jí)的行為描述可以是狀態(tài)轉(zhuǎn)移圖、有限狀態(tài)機(jī)，也可以是布爾方程、真值表或硬件描述語言。邏輯綜合過程還包括一些優(yōu)化步驟，如資源共享、連接優(yōu)化和時(shí)鐘分配等。優(yōu)化目標(biāo)是面積最小、速度最快、功耗最低或它們的折中。

邏輯綜合分成兩個(gè)階段：首先是與工藝無關(guān)的階段，此階段采用布爾操作或代數(shù)操作技術(shù)來優(yōu)化邏輯；其次是工藝映射階段，此階段根據(jù)電路的性質(zhì)(如組合型或時(shí)序型)及采用的結(jié)構(gòu)(多層邏輯、PLD或FPGA)作出具體的映射，將與工藝無關(guān)的描述轉(zhuǎn)換成門級(jí)網(wǎng)表或PLD(或FP－GA)的專門文件。

物理綜合也稱為版圖綜合(LayoutSynthesis)，它的任務(wù)是將門級(jí)網(wǎng)表自動(dòng)轉(zhuǎn)換成版圖，即完成布圖。

與傳統(tǒng)的數(shù)字電路設(shè)計(jì)方法相比，基于硬件描述語言的數(shù)字電路設(shè)計(jì)方法具有以下四方面的優(yōu)勢(shì)：

(1)采用自上向下(Top-down)的設(shè)計(jì)方法。所謂自上向下的設(shè)計(jì)方法，是指從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在利用HDL的硬件設(shè)計(jì)方法中，自上而下分成三個(gè)層次對(duì)系統(tǒng)硬件進(jìn)行設(shè)計(jì)。

第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。

第二層次是RTL描述。這一層次稱為寄存器傳輸描述(即數(shù)據(jù)流描述)。

第三層次是邏輯綜合。邏輯綜合階段利用邏輯綜合工具將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件(門級(jí)網(wǎng)表)，之后對(duì)門級(jí)網(wǎng)表再進(jìn)行仿真，并檢查定時(shí)關(guān)系。

如果在上述三個(gè)層次的某個(gè)層次上發(fā)現(xiàn)有問題，則應(yīng)返回上一層，尋找和修改相應(yīng)的錯(cuò)誤，然后再向下繼續(xù)未完成的工作。

(2)采用系統(tǒng)早期仿真。從自上而下的設(shè)計(jì)過程可以看到，在系統(tǒng)設(shè)計(jì)過程中要進(jìn)行三次仿真，即行為層次仿真、RTL層次仿真和門級(jí)層次仿真，也就是進(jìn)行系統(tǒng)數(shù)學(xué)模型的仿真、系統(tǒng)數(shù)據(jù)流的仿真和系統(tǒng)門電路原理的仿真。這三級(jí)仿真貫穿系統(tǒng)硬件設(shè)計(jì)的全過程，從而可以在系統(tǒng)設(shè)計(jì)早期發(fā)現(xiàn)設(shè)計(jì)中存在的問題。與傳統(tǒng)設(shè)計(jì)的后期仿真相比，早期仿真可大大縮短系統(tǒng)的設(shè)計(jì)周期，節(jié)約大量的人力和物力。

(3)降低硬件電路設(shè)計(jì)難度。在采用傳統(tǒng)的硬件電路設(shè)計(jì)方法時(shí)，往往要求設(shè)計(jì)者寫出該電路的邏輯表達(dá)式、真值表、時(shí)序電路的狀態(tài)表。這一工作是相當(dāng)困難和繁雜的，特別是在系統(tǒng)比較復(fù)雜時(shí)更是如此。在用HDL設(shè)計(jì)硬件電路時(shí)，就可以使設(shè)計(jì)者免除編寫邏輯表或真值表之苦。

(4)主要設(shè)計(jì)文件為用HDL編寫的源程序。HDL源程序作為歸檔文件有很多好處：資料良好，便于保存；可繼承性好；等等。使用HDL源程序作為歸檔文件，當(dāng)設(shè)計(jì)其他硬件電路時(shí)，可以使用文件中的某些硬件電路的工作原理和邏輯關(guān)系，而閱讀原理圖，推知其工作原理卻需要較多的硬件知識(shí)和經(jīng)驗(yàn)，并且看起來也不那么一目了然。

7.4VHDL的基本文法

7.4.1基本語言要素

1.注釋

VHDL中的注釋由兩個(gè)連續(xù)的短線(－－)開始，直到行尾。

2.標(biāo)識(shí)符

VHDL中的標(biāo)識(shí)符可以是常數(shù)、變量、信號(hào)、端口、子程序或參數(shù)的名字。使用標(biāo)識(shí)符要遵守如下法則：

(1)標(biāo)識(shí)符由字母(A~Z；a~z)、數(shù)字和下劃線字符組成。

(2)必須以英文字母開頭。

(3)末字符不能為下劃線。

(4)不允許出現(xiàn)兩個(gè)連續(xù)下劃線。

(5)不區(qū)分大小寫字母。

(6)VHDL定義的保留字(或稱關(guān)鍵字)不能用作標(biāo)識(shí)符。

3.數(shù)據(jù)對(duì)象

VHDL中的數(shù)據(jù)對(duì)象有三種：信號(hào)、變量和常量。信號(hào)表示電路接線上的邏輯信號(hào)；變量表示數(shù)據(jù)值，用于行為模型中的計(jì)算；常量是一個(gè)固定的值，作用是使設(shè)計(jì)實(shí)體中的常數(shù)更容易閱讀和修改。常量只要被賦值就不能再改變。

4.數(shù)據(jù)類型

1)位(BIT)和位矢量(BIT_VECTOR)

位的取值是0或1；位矢量是用雙引號(hào)括起來的一組位數(shù)據(jù)，使用位矢量必須注明位寬。

2)標(biāo)準(zhǔn)邏輯位(STD_LOGIC)和標(biāo)準(zhǔn)邏輯矢量(STD_LOGIC_VECTOR)

在IEEE庫的程序包STD_LOGIC1164中，定義了兩個(gè)重要的數(shù)據(jù)類型，即STD_LOGIC(標(biāo)準(zhǔn)邏輯位)和STD_LOGIC_VECTOR(標(biāo)準(zhǔn)邏輯矢量)，該數(shù)據(jù)類型可以更精確地表示實(shí)際電路的信號(hào)值。

STD_LOGIC數(shù)據(jù)可以包含如下9種不同取值：

(1)“0”———正常0。

(2)“1”———正常1。

(3)“Z”———高阻。

(4)“_”———不可能情況。

(5)“L”———弱信號(hào)0。

(6)“H”———弱信號(hào)1。

(7)“U”———未初始化值。

(8)“X”———未知值。

(9)“W”———弱未知信號(hào)值。

3)整數(shù)(INTEGER)

整數(shù)類型的數(shù)代表正整數(shù)、負(fù)整數(shù)和零，表示的范圍為-(231-1)~(231-1)，它與算術(shù)整數(shù)相似，可進(jìn)行“+”“-”“*”“/”等算術(shù)運(yùn)算，不能用于邏輯運(yùn)算。

4)布爾量(BOOLEAN)

一個(gè)布爾量有兩個(gè)狀態(tài)：“真”或“假”。布爾量不屬于數(shù)值，因此不能用于運(yùn)算，它只能通過關(guān)系運(yùn)算符獲得。

5)枚舉類型

用戶通過枚舉類型可以定義數(shù)據(jù)對(duì)象所有可能的取值。其文法表示如下：

TYPEidentifierIS(value1，value2，…)；

6)陣列類型

用戶通過陣列類型可以將同一類型的單個(gè)數(shù)據(jù)對(duì)象組織成為一維或多維的陣列。其文法表示如下：

TYPEidentifierISARRAY(range)OFtype；

7)子類型

子類型是某一個(gè)類型的子集。其文法表示如下：

SUBTYPEidentifierIStypeRANGErange；

5.數(shù)據(jù)對(duì)象運(yùn)算操作符

1)邏輯運(yùn)算操作符

NOT(非)

OR(或)

AND(與)

NOR(或非)

NAND(與非)

XOR(異或)

2)算術(shù)運(yùn)算操作符

+(加)

-(減)

*(乘)

/(除)

MOD(求模)

REM(取余)ABS(取絕對(duì)值)**(乘方)&(并置)

ABS(取絕對(duì)值)

3)關(guān)系運(yùn)算操作符

4)移位運(yùn)算操作符

6.實(shí)體(ENTITY)

實(shí)體定義電路模塊的名字和接口，其中接口部分包含了該電路模塊的輸入和輸出信號(hào)。其文法表示如下：

ENTITY實(shí)體名IS

PORT(端口名和類型)；

END實(shí)體名；

7.結(jié)構(gòu)體(ARCHITECTURE)

1)針對(duì)數(shù)據(jù)流模型的結(jié)構(gòu)體文法表示

其中并行賦值語句是并行執(zhí)行的。

2)針對(duì)行為模型的結(jié)構(gòu)體文法表示

3)針對(duì)結(jié)構(gòu)模型的結(jié)構(gòu)體文法表示

8.包(PACKAGE)

1)包聲明和包體

包聲明中包含了所有被實(shí)體(ENTITY)共享的相關(guān)定義項(xiàng)，即這些定義項(xiàng)對(duì)實(shí)體ENTITY是可見的。包體中的內(nèi)容就是包聲明中所涉及的函數(shù)和子程序的具體實(shí)現(xiàn)。

2)包的使用

可以通過LIBRARY和USE語句來使用一個(gè)包。對(duì)應(yīng)的文法如下：

LIBRARY庫名；

USE庫名.包名.ALL；

7.4.2數(shù)據(jù)流模型中的并行語句

1.并行信號(hào)賦值語句

并行信號(hào)賦值語句將一個(gè)值或一個(gè)表達(dá)式的計(jì)算結(jié)果賦值給一個(gè)信號(hào)。并行信號(hào)賦值語句能夠轉(zhuǎn)入執(zhí)行的條件是表達(dá)式的值發(fā)生了變化。注意，被賦值信號(hào)的變化需要一定的延遲才能實(shí)現(xiàn)，即信號(hào)賦值不是立刻發(fā)生的。其對(duì)應(yīng)的文法如下：

信號(hào)<=表達(dá)式；

2.條件信號(hào)賦值語句

條件信號(hào)賦值語句按照不同的條件對(duì)信號(hào)賦予不同的值。該語句轉(zhuǎn)入執(zhí)行的條件是條件或表達(dá)式的值發(fā)生了變化。其對(duì)應(yīng)的文法如下

3.選擇信號(hào)賦值語句

選擇信號(hào)賦值語句根據(jù)選擇條件表達(dá)式對(duì)信號(hào)賦予不同的值。該語句轉(zhuǎn)入執(zhí)行的條件是條件或表達(dá)式的值發(fā)生了變化。其對(duì)應(yīng)的文法如下：

7.4.3行為模型中的串行語句

1.進(jìn)程(PROCESS)

在進(jìn)程模塊中包含的語句都是串行執(zhí)行的，而進(jìn)程語句自身是一個(gè)并行語句，即多個(gè)進(jìn)程語句之間是并行執(zhí)行的。多個(gè)進(jìn)程模塊可以和并行語句組合在一起使用。其對(duì)應(yīng)的文法如下：

2.串行信號(hào)賦值語句

串行信號(hào)賦值語句的結(jié)構(gòu)和并行信號(hào)賦值語句是一樣的，只是它的執(zhí)行機(jī)制是串行執(zhí)行的。

其對(duì)應(yīng)的文法如下：

信號(hào)<=計(jì)算表達(dá)式；

3.變量賦值語句

變量賦值語句將一個(gè)值或表達(dá)式的計(jì)算結(jié)果賦值給一個(gè)變量。變量賦值語句對(duì)變量的賦值操作是立刻執(zhí)行的，不存在延遲。變量只能在進(jìn)程模塊內(nèi)部定義。其對(duì)應(yīng)的文法是：

變量:=表達(dá)式;

4.WAIT語句

如果一個(gè)進(jìn)程的敏感信號(hào)表不為空，則在執(zhí)行完進(jìn)程中的最后一條語句后將被掛起。也可以利用WAIT語句來掛起一個(gè)進(jìn)程。對(duì)應(yīng)的文法如下：

WAITUNTIL條件表達(dá)式；

5.IF_THEN_ELSE語句

6.CASE語句

7.NULL語句

NULL語句代表一個(gè)空操作語句，它的執(zhí)行不會(huì)引起任何操作。其對(duì)應(yīng)的文法如下：

NULL；

8.FOR語句

9.WHILE語句

10.LOOP語句

11.EXIT語句

EXIT語句只能在LOOP語句的循環(huán)結(jié)構(gòu)中使用，它的執(zhí)行將使內(nèi)部循環(huán)被中斷。它的文法表示如下：

EXITWHEN條件表達(dá)式；

12.NEXT語句

NEXT語句只能在LOOP語句的循環(huán)結(jié)構(gòu)中使用，它的執(zhí)行將使當(dāng)前循環(huán)直接跳到循環(huán)底部并開始下一輪的循環(huán)。NEXT語句通常和FOR語句搭配使用，它的文法表示如下：

NEXTWHENcondition；

13.函數(shù)(FUNCTION)

14.子程序(PROCEDURE)

7.4.4結(jié)構(gòu)化模型的描述語句

1.元器件聲明(COMPONENT)語句

元器件聲明語句對(duì)元器件的名字和接口信號(hào)進(jìn)行聲明，每一個(gè)元器件都有相應(yīng)的實(shí)體(EN_x0002_TITY)和結(jié)構(gòu)體(ARCHITECTURE)描述。元器件聲明語句中的元器件名字和接口信號(hào)必須與實(shí)體語句中的實(shí)體名和接口信號(hào)嚴(yán)格地一一對(duì)應(yīng)。它的文法表示如下：

2.端口映射(PORTMAP)語句

端口映射語句通過定義元器件在系統(tǒng)中的實(shí)際互連關(guān)系來實(shí)現(xiàn)元器件的實(shí)例化。它的文法表示如下：

標(biāo)號(hào)：元器件名PORTMAP(實(shí)際連接信號(hào)列表)；

3.連接的斷開(OPEN)

在端口映射(PORTMAP)語句的實(shí)際連接信號(hào)列表中，沒有使用或沒有連接的端口可以用關(guān)鍵字OPEN來表示，例如：

4.生成(GENERATE)語句

生成(GENERATE)語句的作用類似于宏擴(kuò)展，它可以描述同一元器件的多次實(shí)例化。它的文法表示如下：

7.5VHDL對(duì)基本電路行為的描述方法

1.VHDL的ENTITY結(jié)構(gòu)對(duì)電路接口的描述

一個(gè)半加器的電路結(jié)構(gòu)如圖7-2所示，它的輸入接口信號(hào)是a、b，輸出接口信號(hào)是sum、carry。一個(gè)電路模塊的接口是全部端口(PORT)的集合，在VHDL中一個(gè)端口就是一個(gè)信號(hào)，具有類型定義，如BIT；同時(shí)具有輸入/輸出方向定義，如IN、OUT、INOUT(雙向)。

圖7-2半加器的電路結(jié)構(gòu)

VHDL支持四種基本的對(duì)象類型：變量(VARIABLE)、

常

量(CONSTANT)、

信號(hào)(SIGNAL)和文件(FILE)。其中，變量和常量類型和傳統(tǒng)的編程語言定義一致，而信號(hào)類型是針對(duì)數(shù)字系統(tǒng)的描述而定義的，與變量類型的區(qū)別在于信號(hào)值是與時(shí)間相聯(lián)系的，信號(hào)的內(nèi)部表示是一個(gè)時(shí)間值的序列，該序列常被稱為信號(hào)的驅(qū)動(dòng)序列。

2.VHDL的ARCHITECTURE結(jié)構(gòu)對(duì)電路行為的描述

圖7-2