《電工與電子技術(shù)》課件第12章

12.1組合邏輯電路的分析

12.2組合邏輯電路的設(shè)計

12.3常見組合邏輯器件

本章小結(jié)

習(xí)題12第12章組合邏輯電路組合邏輯電路是具有一組輸出和一組輸入的非記憶性邏輯電路，它的基本特點(diǎn)是任何時刻的輸出信號狀態(tài)僅取決于該時刻各個輸入信號狀態(tài)的組合，而與電路在輸入信號作用前的狀態(tài)無關(guān)。組合邏輯電路的示意圖如圖12-1所示。圖12-1組合邏輯電路示意圖

例12-1

某一組合邏輯電路如圖12-2所示，試分析其邏輯功能。

12.1組合邏輯電路的分析圖12-2例12-1圖

解

(1)由邏輯圖寫出邏輯式，并化簡

(2)由邏輯式列出真值表:

(3)分析邏輯功能。

由真值表可見，只當(dāng)A、B、C全為“0”或全為“1”時，輸出Y才為“1”，否則為“0”。故該電路稱為“判一致電路”，可用于判斷三個輸入端的狀態(tài)是否一致。

例12-2

分析圖12-3所示電路的邏輯功能。

圖12-3例12-2圖

解

(1)寫出邏輯函數(shù)表達(dá)式并化簡:

化簡可得:

(2)根據(jù)最簡表達(dá)式列真值表:

(3)分析邏輯功能。由真值表可見，電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。

例12-3

試設(shè)計一邏輯電路供三人(A、B、C)表決使用。每人有一電鍵，如果他贊成，就按電鍵，表示“1”；如果不贊成，不按電鍵，表示“0”。表決結(jié)果用指示燈來表示，如果多數(shù)贊成，則指示燈亮，Y=1；反之則不亮，Y=0。

解

(1)設(shè)定變量并賦值。由題干可知已設(shè)定變量并賦值，故略去。

(2)列真值表，如下所示：12.2組合邏輯電路的設(shè)計

(3)由真值表寫出邏輯式并化簡:

用公式法化簡：

(4)由邏輯式畫邏輯圖如圖12-4所示。

圖12-4例12-3邏輯電路圖

例12-4

某產(chǎn)品有A、B、C、D四種指標(biāo)，其中A為主指標(biāo)。當(dāng)包含A在內(nèi)的三項(xiàng)指標(biāo)合格時，產(chǎn)品屬正品，否則為廢品。設(shè)計產(chǎn)品質(zhì)量檢驗(yàn)器。要求用與非門實(shí)現(xiàn)。

解設(shè)計如下：

(1)變量定義、賦值。用Y表示產(chǎn)品，正品用Y=1表示，廢品用Y=0表示；四種指標(biāo)分別用邏輯變量A、B、C、D表示，指標(biāo)合格用“1”表示，不合格用“0”表示。

(2)列真值表，如下所示：

(3)由真值表寫出邏輯函數(shù)表達(dá)式:

用如下卡諾圖化簡：

化簡可得：

Y=ABD+ACD+ABC

化成與非形式：

(4)畫邏輯電路圖如圖12-5所示。圖12-5例12-4邏輯電路圖

1.半加器

加法法則可列出半加器的真值表。12.3常見組合邏輯器件由真值表可寫出半加器邏輯函數(shù)表達(dá)式:

可見半加器是由一個異或門和一個與門構(gòu)成，其邏輯圖和邏輯符號如圖12-6所示。圖12-6半加器邏輯圖和邏輯符號

2.全加器

設(shè)兩個加數(shù)為Ai、Bi，低位進(jìn)位數(shù)為Ci－1，本位和為Si，向高位進(jìn)位信號為Ci，根據(jù)加法法則可列出全加器的真值表如下：由真值表可得出全加器的邏輯表達(dá)式為全加器邏輯圖和邏輯符號如圖12-7所示。

圖12-7全加器邏輯圖和邏輯符號

[(a)邏輯圖；(b)國標(biāo)符號12.3.2數(shù)值比較器

1.1位數(shù)值比較器

1位數(shù)值比較器就是對兩個1位二進(jìn)制數(shù)A、B進(jìn)行比較，比較的結(jié)果有三種可能：A>B、A<B、A=B。因此，可列出其真值表如下所示：其邏輯表達(dá)式和邏輯圖如圖12-8所示。

圖12-81位數(shù)值比較器邏輯圖

2.集成數(shù)值比較器

兩個多位數(shù)的比較是從A的最高位Ai和B的最高位Bi進(jìn)行比較，如果它們不相等，則該位的比較結(jié)果就可作為兩數(shù)的比較結(jié)果。若最高位相等，則再比較次高位，依此類推。四位數(shù)值比較器的真值表如表12-1所示。表12-1四位數(shù)值比較器的真值表12.3.3編碼器

1.二進(jìn)制編碼器

用n位二進(jìn)制代碼對2n個信號進(jìn)行編碼的電路稱為二進(jìn)制編碼器。

一般而言，N個不同的信號，至少需要n位二進(jìn)制數(shù)編碼。N和n之間滿足下列關(guān)系：

2n≥N

1)三位二進(jìn)制編碼器

三位二進(jìn)制編碼器示意圖如圖12-9所示。圖12-9三位二進(jìn)制編碼器邏輯式為

其邏輯圖如圖12-10所示。圖12-10三位二進(jìn)制編碼器邏輯圖

2)三位二進(jìn)制優(yōu)先編碼器

在編碼器中，設(shè)I7級別最高、I6次之、I5再次之、……、I0最低。其編碼真值表如表12-2所示。表12-2三位二進(jìn)制優(yōu)先編碼器真值表

3)集成8—3線優(yōu)先編碼器

常見的集成3位二進(jìn)制優(yōu)先編碼器74LS148的符號和管腳圖如圖12-11所示，其功能如表12-3所示。

圖12-1174LS148優(yōu)先編碼器

(a)符號圖；(b)管腳圖在表12-3中，輸入I0~I7低電平有效，I7優(yōu)先級最高，I0優(yōu)先級最低。表12-3優(yōu)先編碼器74LS148的功能表

2.二—十進(jìn)制編碼器

1)8421BCD碼編碼器

(1)確定二進(jìn)制代碼的位數(shù)。

(2)列編碼表。其編碼表如表12-4所示。由編碼表可得輸入輸出邏輯函數(shù)表達(dá)式如下：表12-48421BCD碼編碼表對應(yīng)邏輯圖如圖12-12所示。

圖12-1210-4線編碼器

(a)由或門構(gòu)成；(b)由與非門構(gòu)成

2)8421BCD優(yōu)先編碼器

需編碼的10個輸入信號I0、I1、…、I9允許有多個同時輸入，但電路只對優(yōu)先級別最高的進(jìn)行編碼(優(yōu)先級別可自行設(shè)定)。

在編碼器中，設(shè)I9級別最高、I8次之、I7再次之、……、I0最低。其編碼真值表如表12-5所示。表12-58421BCD碼優(yōu)先編碼表

3)集成(8421BCD)10-4線優(yōu)先編碼器

集成10-4線優(yōu)先編碼器CT74LS147邏輯符號和管腳圖如圖12-13所示。

圖12-13CT74LS147邏輯符號和管腳圖

(a)邏輯符號;(b)管腳示意圖12.3.4譯碼器

1.三位二進(jìn)制譯碼器

常用三位二進(jìn)制全譯碼如集成3-8線譯碼器74LS138，電路如圖12-14所示。

圖12-14集成3-8線譯碼器74LS138

(a)管腳排列圖；(b)邏輯功能示意圖功能表如表12-6所示。表12-674LS138譯碼器功能表

2.二—十進(jìn)制譯碼器

常用二—十進(jìn)制譯碼器如集成4—10線譯碼器74LS42，電路如圖12-15所示。

圖12-1574LS42邏輯功能和管腳排列圖

(a)管腳排列圖；(b)邏輯功能圖其輸入輸出功能表如表12-7所示。表12-774LS42功能表由真值表可得輸入和輸出邏輯關(guān)系為

例12-5

試用一個74LS138與適當(dāng)?shù)呐c非門組成實(shí)現(xiàn)邏輯函數(shù)的電路。

解畫出該函數(shù)F的卡諾圖，如圖所示。由此可寫出函數(shù)的最小項(xiàng)表達(dá)式為

74LS138的3個輸入端分別為A2、A1、A0，8個輸出端分別為、…、，使能控制端G1高電平有效，、低電平有效。現(xiàn)將輸入A、B、C分別與74LS138的A2、A1、A0相連，則有

用一個74LS138和一個6輸入端與非門即可實(shí)現(xiàn)上述函數(shù)的邏輯功能，其電路如圖12-15(a)所示。

又根據(jù)卡諾圖可寫出反函數(shù)為

電路如圖12-16(b)所示。圖12-16例12-5圖

3.顯示譯碼器

1)七段數(shù)字顯示器原理

七段數(shù)字顯示器就是將七個發(fā)光二極管(加小數(shù)點(diǎn)為八個)按一定的方式排列起來，七段a、b、c、d、e、f、g各對應(yīng)一個發(fā)光二極管，利用不同發(fā)光段的組合，顯示不同的阿拉伯?dāng)?shù)字，如圖12-17所示。圖12-17七段數(shù)字顯示器及發(fā)光段組合圖(a)顯示器;(b)段組合圖按內(nèi)部連接方式不同，七段數(shù)字顯示器分為共陰極和共陽極兩種，如圖12-18所示。

圖12-18半導(dǎo)體數(shù)字顯示器的內(nèi)部接法

(a)共陽極接法；(b)共陰極接法

2)七段數(shù)碼顯示譯碼器真值表(共陰極接法)

七段數(shù)碼顯示譯碼器真值表如表12-8所示。表12-8七段數(shù)碼顯示譯碼器真值表

3)集成七段譯碼器

七段顯示譯碼器74LS48(如圖12-19所示)是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進(jìn)制代碼轉(zhuǎn)換成顯示器所需要的七個段信號a～g。

圖12-19七段顯示譯碼器74LS48表12-9是74LS48的邏輯功能表。表12-9七段顯示譯碼器74LS48的邏輯功能表12.3.5數(shù)據(jù)選擇器與分配器

1.數(shù)據(jù)選擇器

1)四選一數(shù)據(jù)選擇器

圖12-20為四選一數(shù)據(jù)選擇器原理示意圖。圖12-20四選一數(shù)據(jù)選擇器原理示意圖其邏輯功能表如下所示：

由功能表可得其邏輯表達(dá)式為

實(shí)現(xiàn)四選一功能的數(shù)據(jù)選擇器邏輯圖如圖12-21所示。圖12-21四選一數(shù)據(jù)選擇器邏輯圖

2)集成八選一數(shù)據(jù)選擇器74LS151

如圖12-22所示為八選一數(shù)據(jù)選擇器。

＝1時，選擇器被禁止，無論地址碼是什么，Y總是等于0；

＝0時，選擇器工作；

圖12-22八選一數(shù)據(jù)選擇器74LS15174LS151的真值表如表12-10所示。表12-1074LS151真值表

2.數(shù)據(jù)分配器

數(shù)據(jù)分配器和數(shù)據(jù)選擇器功能剛好相反，數(shù)據(jù)分配器是根據(jù)輸入地址變量將一路輸入信號選擇性地輸出到相應(yīng)輸出端的電路。

根據(jù)要實(shí)現(xiàn)的功能可列出其真值表，如下所示：由真值表寫出相應(yīng)邏輯表達(dá)式：

1—4路數(shù)據(jù)分配器邏輯圖如圖12-23所示。圖12-231—4路數(shù)據(jù)分配器邏輯圖(1)組合邏輯電路的特點(diǎn)是，電路任一時刻的輸出狀態(tài)只取決于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。

(2)組合邏輯電路的分析步驟為：寫出各輸出端的邏輯表達(dá)式，化簡和變換邏輯表達(dá)式，列出真值表，確定功能。本章小結(jié)

(3)組合邏輯電路的設(shè)計步驟為：根據(jù)設(shè)計列出真值表，寫出邏輯表達(dá)式(或填寫卡諾圖)，邏輯化簡和變換，畫出邏輯圖。

(4)常用的組合邏輯器件包括編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器等。為了增加使用的靈活性和便于功能擴(kuò)展，在多數(shù)集成組合邏輯器件中都設(shè)置了輸入、輸出使能端或輸入、輸出擴(kuò)展端。它們既可控制器件的工作狀態(tài)，又便于構(gòu)成較復(fù)雜的邏輯系統(tǒng)。

(5)上述組合邏輯器件除了具有其基本功能外，還可用來設(shè)計組合邏輯電路。應(yīng)用集成組合邏輯器件進(jìn)行組合邏輯電路設(shè)計的一般原則是：使用芯片的個數(shù)和品種型號最少，芯片之間的連線最少。

1．組合邏輯電路有什么特點(diǎn)?

2．分析圖12-24所示邏輯電路的邏輯功能。習(xí)題12圖12-24計算題2圖

3．寫出圖12-25所示各電路的最簡邏輯函數(shù)表達(dá)式。

圖12-25計算題3圖

4．寫出圖12-26所示各電路的最簡與-或表達(dá)式，列出真值表并說明各電路的邏輯功能。

圖12-26計算題4圖

5．在輸入端只給出原變量沒有反變量的條件下，用與非門設(shè)計實(shí)現(xiàn)下列函數(shù)的組合電路：

(1)

(2)F(A、B、C、D)=∑m(1，5，6，7，12，13，14)

6．試設(shè)計一個組合電路，當(dāng)輸入4位二進(jìn)制數(shù)大于2而小于等于7時，輸出為1，畫出邏輯圖。

7.有三臺煉鋼爐，它們的工作信號為A、B、C。必須有兩臺，也只允許有兩臺爐煉鋼，且B與C不能同時煉鋼，否則發(fā)出中斷信