【MOOC】《數(shù)字邏輯與集成電路設計(ASIC設計)》電子科技大學-章節(jié)作業(yè)期末中國大學慕課答案

【MOOC】《數(shù)字邏輯與集成電路設計(ASIC設計)》電子科技大學-章節(jié)作業(yè)期末中國大學慕課答案

有些題目順序不一致，下載后按鍵盤ctrl+F進行搜索2.數(shù)字邏輯電路設計基礎數(shù)字邏輯電路設計基礎單元測驗1.單選題：在數(shù)字電路中，晶體三極管一般應該工作在截止態(tài)或飽和態(tài)。

選項：

A、正確

B、錯誤

答案：【正確】2.單選題：二進制數(shù)的基本運算規(guī)則是“逢二進一”，所以1+1=10。

選項：

A、正確

B、錯誤

答案：【正確】3.單選題：卡諾圖中，兩個相鄰的最小項至少多只有一個變量互反。

選項：

A、正確

B、錯誤

答案：【正確】4.單選題：“0”的補碼只有一種形式。

選項：

A、正確

B、錯誤

答案：【正確】5.單選題：在數(shù)字電路中，邏輯功能相同的TTL門和CMOS門總是可以互相替代使用。

選項：

A、正確

B、錯誤

答案：【錯誤】6.單選題：只用或非門就可以實現(xiàn)與、或、非這三種基本的邏輯運算。

選項：

A、正確

B、錯誤

答案：【正確】7.單選題：CMOS門電路的輸入可懸空當作邏輯“0”使用。

選項：

A、正確

B、錯誤

答案：【錯誤】8.單選題：BCD碼指用4位二進制表示的十進制。

選項：

A、正確

B、錯誤

答案：【錯誤】9.單選題：(30.25)?十進制?=?(11110.01)?二進制

選項：

A、正確

B、錯誤

答案：【正確】10.單選題：數(shù)字電路的輸出只可能有“0”和“1”兩種狀態(tài)。

選項：

A、正確

B、錯誤

答案：【錯誤】11.單選題：無關項和約束項都不影響電路功能。

選項：

A、正確

B、錯誤

答案：【錯誤】12.單選題：A0=A

選項：

A、正確

B、錯誤

答案：【正確】3.硬件描述語言基礎硬件描述語言基礎單元測驗1.單選題：以下Verilog代碼最有可能描述的是always@(posedgeclk)beginif(reset==0)y<=0;elsey<=a;end

選項：

A、計數(shù)器

B、觸發(fā)器

C、鎖存器

D、移位寄存器

E、分頻器

F、加法器

G、多路選擇器

H、比較器

答案：【觸發(fā)器】2.單選題：以下Verilog代碼最有可能描述的是assignc=d？a：b;

選項：

A、乘法器

B、加法器

C、多路選擇器

D、分頻器

E、計數(shù)器

F、觸發(fā)器

G、鎖存器

H、多路復用器

I、移位寄存器

J、比較器

答案：【多路選擇器】3.單選題：以下Verilog代碼中信號c的位寬最有可能是assignc=&a

選項：

A、0

B、1

C、2

D、3

答案：【1】4.單選題：以下Verilog代碼最有可能描述的是assign{c,d}=a+b;

選項：

A、與操作

B、全加器

C、半加器

D、或操作

答案：【半加器】5.單選題：以下Verilog代碼最有可能描述的是assignc=!(a^b);

選項：

A、異或門

B、或非門

C、同或門

D、或門

E、與非門

F、與門

G、非門

答案：【同或門】6.單選題：以下Verilog代碼最有可能描述的是assignc=!(a&b);

選項：

A、與門

B、或門

C、與非門

D、或非門

E、異或門

F、同或門

G、非門

答案：【與非門】7.單選題：按以下Verilog代碼描述，如果當前輸出為00001000，當enable=1且reset=1時，則輸出out最有可能為moduleone_hot_cnt(out,enable,clk,reset);output[7:0]out;inputenable,clk,reset;reg[7:0]out;always@(posedgeclk)if(reset)out<=8'b0000_0001;elseif(enable)out<={out[6],out[5],out[4],out[3],out[2],out[1],out[0],out[7]};endmodule

選項：

A、0000_0000

B、0000_0001

C、0000_1000

D、0001_0000

E、0000_0100

答案：【0000_0001】8.單選題：以下Verilog代碼描述了一個觸發(fā)器，橫線空格處中的數(shù)值最有可能是moduledff_sync_reset(data,clk,reset,q);inputdata,clk,reset;outputq;regq;always@(posedgeclk)if(~reset)beginq<=1'b;endelsebeginq<=data;endendmodule

選項：

A、0

B、1

C、x

D、z

答案：【0】9.單選題：用Verilog語言描述信號a不等于b，應該寫為

選項：

A、a!=b

B、a~=b

C、ab

D、ab

答案：【a!=b】10.單選題：在Verilog語言中，時鐘clk信號的下降沿可以表示為

選項：

A、posedgeclk

B、negedgeclk

C、clk=’1’

D、clk=’0’

答案：【negedgeclk】11.單選題：HDL語言支持多種設計描述風格，以下錯誤的是

選項：

A、器件描述

B、結構描述

C、數(shù)據(jù)流描述

D、行為描述

答案：【器件描述】12.單選題：如果信號a位寬為2，信號b位寬為3位，以下Verilog代碼中信號y最合理的位寬應該是assigny={a,b};

選項：

A、2

B、3

C、4

D、5

答案：【5】13.單選題：以下Verilog代碼最有可能描述的是always@(*)beginy=0;if(sel==0)y=a;elsey=b;end

選項：

A、鎖存器

B、多路復用器

C、比較器

D、計數(shù)器

E、觸發(fā)器

F、桶形移位器

G、多路選擇器

H、加法器

I、比較器

答案：【多路復用器】4.數(shù)字邏輯電路設計方法數(shù)字邏輯電路設計方法單元測驗（組合部分）1.單選題：若a=4’b0010，b=4’b1010，則Verilog表達式a&&b的結果是

選項：

A、0010

B、1100

C、1

D、0

E、1010

F、1011

G、0010

答案：【1】2.單選題：以下Verilog代碼最有可能描述的是moduleM(a,b,a_gt_b,a_eq_b,a_lt_b);inputa,b;outputa_gt_b,a_eq_b,a_lt_b;assigna_gt_b=(a>b),a_eq_b=(a==b),a_lt_b=(a<p=""><>endmodule

選項：

A、全加器

B、比較器

C、奇偶校驗器

D、多路復用器

E、半加器

答案：【比較器】3.單選題：以下Verilog代碼最有可能描述的是modulefunc(reset,clk,out);inputclk,reset;outputregout;reg[2:0]count;always@(posedgeclk,reset)beginif(~reset)begincount<=0;out<=0;endelsebeginif(count==5)begincount<=0;out<=~out;endelsecount<=count+1;endendendmodule

選項：

A、5分頻電路

B、6分頻電路

C、10分頻電路

D、12分頻電路

答案：【12分頻電路】4.單選題：設所有信號位寬全部為1，以下Verilog代碼最有可能描述的是notU_inv(inv_sel,sel);andU_anda(asel,a,inv_sel),andU_andb(bsel,b,sel);orU_or(y,asel,bsel);

選項：

A、多路復用器

B、多路選擇器

C、奇偶校驗器

D、加法器

E、比較器

答案：【多路復用器】5.單選題：采用奇偶校驗電路可以發(fā)現(xiàn)代碼傳送過程中的所有錯誤。

選項：

A、正確

B、錯誤

答案：【錯誤】數(shù)字邏輯電路設計方法單元測驗（時序部分）1.單選題：已知如下狀態(tài)轉移圖，下面下劃線處最有可能的Verilog代碼是modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=;elsestate=next_state;……

選項：

A、S0

B、00

C、S1

D、S2

E、01

F、10

G、11

H、0

I、1

答案：【S0】2.單選題：以下Verilog代碼最有可能描述的是moduleshiftreg_PA(E,A,clk,rst);outputA;inputE，clk,rst;regA,B,C,D;always@(posedgeclkorposedgerst)beginif(rst)beginA=0;B=0;C=0;D=0;endelsebeginA<=B;B<=C;C<=D;D<=E;endendendmodule

選項：

A、同步復位的移位寄存器

B、異步復位的移位寄存器

C、同步置位的移位寄存器

D、異步置位的移位寄存器

答案：【異步復位的移位寄存器】3.單選題：以下Verilog代碼最有可能描述的是always@(posedgeclk_in)if(reset)beginclk_out<=1'b0;endelseif(enable)beginclk_out<=!clk_out;end

選項：

A、分頻器

B、計數(shù)器

C、序列檢測器

D、觸發(fā)器

E、鎖存器

F、多路選擇器

G、比較器

H、移位寄存器

I、桶形移位器

J、乘法器

K、加法器

L、奇偶校驗器

M、序列產(chǎn)生器

N、多路復用器

答案：【分頻器】4.單選題：以下Verilog代碼最有可能描述的是always@(posedgeclk)beginif(reset)out<=8'b0;elseif(enable)out<=out+1;end

選項：

A、計數(shù)器

B、分頻器

C、移位寄存器

D、鎖存器

E、多路復用器

F、比較器

G、觸發(fā)器

H、序列產(chǎn)生器

I、序列檢測器

J、桶形移位器

K、多路選擇器

L、加法器

M、乘法器

N、比較器

O、奇偶校驗器

答案：【計數(shù)器】5.單選題：用VerilogHDL描述如下電路功能，其中輸入是A和CP，輸出為Q1、Q2和Q3。則最有可能的Verilog代碼是

選項：

A、Q1=A;Q2=Q1;Q3=Q2;

B、A=Q1;Q1=Q2;Q2=Q3;

C、Q1<=A;Q2<=Q1;Q3<=Q2;

D、A<=Q1;Q1<=Q2;Q2<=Q3;

答案：【Q1<=A;Q2<=Q1;Q3<=Q2;】6.單選題：狀態(tài)機編碼方式中，占用觸發(fā)器最多、但可減少狀態(tài)譯碼組合邏輯資源的方式是

選項：

A、獨熱碼

B、二進制順序編碼

C、格雷碼

D、BCD碼

答案：【獨熱碼】7.單選題：關于Mealy型狀態(tài)機和Moore型狀態(tài)機，以下描述錯誤的是

選項：

A、Mealy機和Moore機中的狀態(tài)都可能隨著輸入的變化而變化

B、Mealy機的輸出由輸入和狀態(tài)共同決定，而Moore機的輸出僅由狀態(tài)決定

C、實現(xiàn)相同的功能時，Moore機所需的狀態(tài)數(shù)可能更少

D、通常Moore機的輸出毛刺更少

答案：【實現(xiàn)相同的功能時，Moore機所需的狀態(tài)數(shù)可能更少】8.單選題：以下對Moore型狀態(tài)機評價不正確的是

選項：

A、輸出僅由狀態(tài)決定

B、輸出較多時所需的狀態(tài)較多

C、通常用于比較復雜的過程控制

D、設計方法相對簡單

答案：【通常用于比較復雜的過程控制】9.單選題：已知如下狀態(tài)轉移圖，下面下劃線處最有可能的Verilog代碼是modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;……always@(inorstate)case(state)……S2:beginif(in)beginnext_state=S2;；endelse……end……

選項：

A、out=1

B、out=0

C、in=0/out=0

D、in=1/out=1

E、in=1/out=0

F、in=0/out=1

答案：【out=0】10.單選題：下面所示狀態(tài)機是

選項：

A、Moore型狀態(tài)機

B、Mealy型狀態(tài)機

C、可能是Moore型或者Mealy型

D、以上都不對

答案：【Mealy型狀態(tài)機】11.單選題：下面所示狀態(tài)機是

選項：

A、Moore型狀態(tài)機

B、Mealy型狀態(tài)機

C、可能是Moore型或者Mealy型

D、以上都不對

答案：【Moore型狀態(tài)機】12.單選題：已知如下狀態(tài)轉移圖，下面下劃線處最有可能的Verilog代碼是modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(*)case(state)……S2:beginif(in)next_state=;elsenext_state=S0;end……

選項：

A、S0

B、S1

C、S2

D、10

E、00

F、01

G、0

H、1

答案：【S2】5.微處理器的設計與實現(xiàn)微處理器的設計與實現(xiàn)單元測試1.單選題：CPU中程序計數(shù)器用于提供下一條待取指令的存放地址。下面Verilog代碼描述了兩種形成程序計數(shù)器（pc_addr）新值的方式：其一是順序執(zhí)行的時候，其二是遇到要改變順序執(zhí)行程序的情況（如執(zhí)行跳轉指令JMP后）。下面下劃線處最有可能的Verilog代碼是modulecounter(pc_addr,ir_addr,load,clock,rst);output[12:0]pc_addr;input[12:0]ir_addr;inputload,clock,rst;reg[12:0]pc_addr;always@(posedgeclockorposedgerst)//clock或rst上升沿來的時候beginif(rst)pc_addr<=13'b0_0000_0000_0000;elseif(load)//（跳轉指令）pc_addr<=ir_addr;elsepc_addr<=___________;（順序執(zhí)行情況）endendmodule

選項：

A、ir_addr+1

B、pc_addr+ir_addr

C、pc_addr

D、pc_addr+1

E、ir_addr

答案：【pc_addr+1】2.單選題：算術邏輯運算單元(ALU)是CPU的重要組成部分。下面Verilog代碼描述了一個ALU單元根據(jù)信號opcode取值實現(xiàn)的加、與、異或、跳轉等基本操作運算。下面下劃線處最有可能的Verilog代碼是modulealu(alu_out,zero,data,accum,alu_clk,opcode);output[7:0]alu_out;outputzero;input[7:0]data,accum;input[2:0]opcode;inputalu_clk;reg[7:0]alu_out;parameterHLT=3'b000,SKZ=3'b001,ADD=3'b010,ANDD=3'b011,XORR=3'b100,LDA=3'b101,STO=3'b110,JMP=3'b111;assignzero=!accum;always@(posedgealu_clk)begin________(opcode)HLT:alu_out<=accum;SKZ:alu_out<=accum;ADD:alu_out<=data+accum;ANDD:alu_out<=data&accum;XORR:alu_out<=data^accum;LDA:alu_out<=data;STO:alu_out<=accum;JMP:alu_out<=accum;default:alu_out<=8'bxxxx_xxxx;______endendmodule

選項：

A、ifendif

B、caseendcase

C、whileendwhile

D、tableendtable

答案：【caseendcase】3.單選題：以下不屬于常規(guī)CPU基本功能的是

選項：

A、存儲指令

B、取指令

C、分析指令

D、執(zhí)行指令

答案：【存儲指令】4.單選題：一個帶有進位（或借位）的4bit加法-減法器，當控制信號con為0時進行加法運算，當控制信號con為1時進行減法運算。下面下劃線處最有可能的Verilog代碼是moduleadd_sub_4bit(a,b,ci,con,s,co);input[3:0]a,b;inputci,con;output[3:0]s;outputco;reg[3:0]s;regco;always@(________)beginIf(con){co,s}=a-b-ci;else{co,s}=a+b+ci;endmodule

選項：

A、a,b,ci

B、a,b,ci,con

C、clk

D、a,b

E、*

F、a,b,ci,con,s,co

答案：【a,b,ci,con】6.可編程邏輯器件可編程器件測驗1.單選題：在EDA工具中，負責把HDL代碼轉換成硬件電路網(wǎng)表的軟件稱為

選項：

A、仿真器

B、適配器

C、綜合器

D、下載器

答案：【綜合器】2.單選題：在FPGA開發(fā)設計中，負責在目標器件上實現(xiàn)布局布線的EDA工具稱為

選項：

A、仿真器

B、適配器

C、綜合器

D、下載器

答案：【適配器】3.單選題：FPGA開發(fā)實現(xiàn)過程包括設計輸入、邏輯綜合、器件適配、編程下載、功能仿真、時序仿真、硬件測試等步驟，以下正確的設計流程是

選項：

A、設計輸入、功能仿真、邏輯綜合、器件適配、時序