《工程電磁兼容》課件第11章

第11章PCB的電磁兼容性11.1

PCB元器件的EMC特性11.2

PCB走線帶的EMC特性11.3

PCB的EMC設計技術(shù)11.4

PCB電磁兼容性設計的一般原則11.5

PCB的EMC實現(xiàn)11.6

PCB的電磁兼容性分析商用軟件簡介11.7印制線拐角的頻域分析11.1

PCB元器件的EMC特性

PCB上的元器件數(shù)量很多、種類各異，包括各種分離元件和集成電路，但是從端口電壓/電流（U/I）特性上來看，總是可以將它們直接或等效地區(qū)分為以下五種基本類型：（1）導線——PCB上所有的金屬導體、導線，元器件管腳等。（2）電阻——PCB上的電阻元件或可以等效為電阻的元器件端口。（3）電容——PCB上的電容元件或可以等效為電容的元器件端口。（4）電感——PCB上的電感元件或可以等效為電感的元器件端口。（5）變壓器——PCB上的變壓器元件或具有電磁耦合關系的元器件端口。在不同的工作頻率下，這些基本的元器件在PCB板上將表現(xiàn)出不同的特性。

實際上，任何導線都具有天線效應，尤其是當導線某一維度的幾何尺寸與λ/4相當時，導線就會成為一個高效的發(fā)射器。此時，通過導線就會接收或發(fā)射電磁干擾，從而導致比較嚴重的EMC問題，因而在PCB設計中要特別注意避免此類情況的發(fā)生。實際應用中，一般要求PCB上所有導線（包括PCB走線）的長度都要小于預期工作電磁環(huán)境下最小波長的1/20，以避免形成無意的發(fā)射源或成為外界電磁干擾的耦合通道。在頻率比較低的情況下，PCB上常用的電阻元器件都可以認為是純電阻，不會對信號產(chǎn)生相移。但在射頻應用系統(tǒng)中，電阻在高頻時通?？傻刃殡姼小㈦娮?、電容的串并混合等效電路，在一定的頻率下會產(chǎn)生串聯(lián)諧振，這不僅會引起EMI問題，而且給高頻PCB的EMC設計帶來很大的困難。所以在實際PCB設計中，都要求電阻元器件在滿足功率指標的情況下體積盡量地小、引線盡量地短；在一些特殊的應用場合，則需要采用專門設計生產(chǎn)的無感電阻。

對于電容元器件，當工作頻率超過其自諧振頻率時，它就會呈現(xiàn)出電感特性，存在于真實電容器上的寄生電感將使電容器失去其原有的功能，在高頻時表現(xiàn)為電感、電阻和電容的串聯(lián)特征。對于電感元器件，在高頻時則通常等效為電感與電容的并聯(lián)。在實際電路尤其是在數(shù)字電路中，電感器件在大多數(shù)情況下都被直接用來抑制電磁干擾。比如，解決高頻PCB中電磁干擾問題的鐵氧體，即可等效為一個純電感和一個電阻的串聯(lián)，這樣它除了具有電感的阻尼作用外，還可以吸收消耗掉一部分高頻能量，所以具有比其他電感元器件更好的干擾抑制效果。

距離較近的導體回路之間不可避免地會存在電磁耦合，這種回路耦合通常都可等效為變壓器；而PCB中實際使用的變壓器元件則一般可等效為由電阻、電容和互感線圈組合構(gòu)成的電路。特別地，在分析PCB上集成芯片的EMC特性時，除了可以直接采用由上述五種基本類型的元件構(gòu)成的端口等效電路外，目前更為通用的是采用芯片管腳的IBIS（Input/OutputBufferInformationSpecification）模型。這也是一種基于芯片U/I曲線的對芯片輸入/輸出緩沖電路（I/OBuffer）快速準確建模的通用方法，現(xiàn)已成為反映芯片驅(qū)動和接收電氣特性的一種國際標準。IBIS提供一種標準的文件格式來記錄諸如驅(qū)動源輸出阻抗、上升/下降時間及輸入負載等參數(shù)，非常適合做電路信號振蕩、串擾、過沖等高頻效應的EMC或信號完整性計算與仿真。

IBIS規(guī)范最初由一個被稱為IBIS開放論壇的工業(yè)組織編寫。這個組織由一些EDA廠商、計算機制造商、半導體廠商和大學組成，從1993年發(fā)布第一個版本以來，至今還在不斷修訂完善之中。IBIS模型版本發(fā)布的大致情況如下：

1993年4月第一次推出Version1.0版，同年6月經(jīng)修改后發(fā)布了Version1.1版；

1994年6月在SanDiego通過了Version2.0版，同年12月升級為Version2.1版；

1995年12月Version2.1版被正式采納成為ANSI/EIA－656標準；

1997年6月發(fā)布了Version3.0版，同年9月被IEC接納為IEC62012－1標準；

1998年升級為Version3.1版；

1999年1月推出了當前最新的版本Version3.2版，現(xiàn)已被行業(yè)廣泛接受。由于IBIS提供的兩條完整U/I特性曲線包含了I/O端口的高低電平狀態(tài)以及在某一轉(zhuǎn)換速度下狀態(tài)轉(zhuǎn)換的動態(tài)特性，具有建模元器件端口非線性效應的能力，因而在PCB設計的EMC或信號完整性分析中具有明顯的優(yōu)勢。不過，IBIS本身只是一種文件格式，它在一個標準的IBIS文件中說明如何記錄一個芯片的驅(qū)動器和接收器的不同參數(shù)，但并不規(guī)定這些被記錄的參數(shù)如何使用，這些參數(shù)需要由使用IBIS模型的仿真工具來讀取。因此，要使用IBIS進行實際的EMC設計或信號完整性仿真分析，需要完成如下工作：（1）獲取PCB上所有集成芯片I/O緩沖器的原始信息源，即端口U/I特性數(shù)據(jù)。

（2）將原始U/I特性數(shù)據(jù)按IBIS要求的格式存儲為數(shù)據(jù)文件。

（3）提取PCB走線的布局信息。

（4）利用IBIS模型和PCB走線布局信息進行EMC或信號完整性分析計算。

（5）根據(jù)分析計算結(jié)果掌握元器件的EMC特性并以此為基礎進行PCB設計。由上面的分析可以看出，不論是分離元件還是集成電路元件，PCB實際使用的元器件都可以看成是理想電阻、電容、電感、變壓器等元件的混合電路，而且需要根據(jù)不同的頻率或開關速度選擇不同的電路模型。顯然，在PCB設計時提前預想到這些混合電路的作用和影響，對于從源頭上避免重大EMC問題的發(fā)生是很有好處的。 11.2

PCB走線帶的EMC特性

PCB走線帶的基本結(jié)構(gòu)可以大致分為微帶線和帶狀線兩種，如圖11－1所示。

微帶線是指由PCB上的外層跡線經(jīng)由一層電介質(zhì)鄰接一個參考平面而形成的高頻電磁結(jié)構(gòu)，可提供PCB上的射頻（RF）干擾抑制，同時可容許比帶狀線頻率更高的時鐘及邏輯信號，但其缺點是會產(chǎn)生較大的RF輻射而使周圍環(huán)境產(chǎn)生RF干擾。帶狀線是指信號層介于兩個參考平面（電源平面或地）之間，可達到較佳的RF輻射干擾抑制，但它只能用于較低傳輸速度的場合。圖11－1

PCB的微帶線和帶狀線基本結(jié)構(gòu)對于EMC設計而言，了解PCB走線帶不同結(jié)構(gòu)的阻抗特性是至關重要的。當頻率超過千赫茲量級時，走線帶的阻抗主要由導體的電感決定，細而長的回路導體即呈現(xiàn)高電感特性（典型值為10nH/cm），其阻抗隨頻率的增大而增大。表11－1示出了有關文獻給出的典型PCB走線帶阻抗與頻率的關系，并且還給出了整個PCB板的阻抗特性。表11－1

PCB走線帶阻抗（W:寬度,t:厚度,l:長度,單位：mm）

一般地，在地面之上單根圓直導體的電感可用下式計算：（11－1）式中，h為導體離地面的高度（單位為m），S為導體的長度（單位為m），d為導體的直徑（單位為m）。地面之上扁平導體的電感可用下式近似計算：（11－2）式中，S為導體的長度（單位為m），W為導體的寬度（單位為m）。地面之上兩根載有相同方向電流的導體的電感可表示為（11－3a）若L1=L2，則上式變?yōu)椋?1－3b）式中，L1、L2分別為導體1和導體2的自感，M為導體1和導體2的互感。若兩導體中電流方向平行相反，那么由于互感作用，能夠有效地將電感降低為（11－4）當導線距離地面的高度為h，兩導體間的距離為D時，互感M為（11－5）由以上經(jīng)驗公式可以看出，當PCB走線帶相距1cm以上時，互感可以忽略不計。如果將細長的走線帶逐漸加寬為箔板狀而使其成為準無限大金屬平面，則無外部電感而僅有電阻和內(nèi)部電感，且電阻和內(nèi)部電感按集膚深度范圍上的頻率增加，而不是按細導體情況下的頻率增加。通常，PCB走線帶的電感平均分布在布線中，典型值大約為1nH/m。對于質(zhì)量為31g（約1盎司）的銅線，在0.25mm（10mil）厚的FR4碾壓情況下，位于地線層上方的0.5mm（20mil）寬、20mm（800mil）長的走線帶能產(chǎn)生9.8mΩ的阻抗、20nH的電感以及與地之間1.66pF的耦合電容。

走線的電容則是由絕緣體介電常數(shù)（ε0εr）、電流到達的面積范圍（A）以及走線帶之間的間距（h）決定的，通常可以表示為（11－6）式中，ε0是自由空間的介電常數(shù)（8.854pF/m），εr是PCB基體的相對介電常數(shù)（在FR4中大約為4.7）。在常見的雙面板應用場合，PCB走線的結(jié)構(gòu)基本上都是微帶線結(jié)構(gòu)，其阻抗由走線的厚度T（單位為mm）、寬度W（單位為mm）以及PCB基質(zhì)厚度H（單位為mm）、介電常數(shù)εr等共同決定。

如圖11－1所示，表面微帶線阻抗大約為（11－7）埋入式微帶線阻抗大約為（11－8）單一帶狀線阻抗近似公式為（11－9）兩層帶狀線阻抗近似公式為（11－10）一般而言，對于單獨的PCB走線，由以上公式可以計算得到的這些阻抗值與元器件的寄生效應相比，基本上都是可以忽略不計的，但所有布線的總和可能會超出寄生效應。因此，PCB設計者在EMC設計中必須細致考慮走線帶的阻抗問題。

11.3

PCB的EMC設計技術(shù)

1．集成電路（IC）封裝技術(shù)

在高速電路中，IC的封裝設計已成為影響EMC性能的重要因素之一。新的封裝設計在于減小IC的寄生參數(shù)，進而削弱寄生效應。IC的寄生效應包括接地反彈和噪聲、傳播延遲、邊緣速率、頻率響應、輸出引線時滯、天線效應等。新的封裝設計主要包括多重接地和電源引腳、短引線以及使引腳之間電容耦合最小的布局。隨著技術(shù)的發(fā)展，IC設計、IC封裝及PCB設計之間的關系已越來越密切。IC設計與PCB設計變得越來越密不可分（因為IC焊接于PCB上）。對于硅片上的設計流程，則需要考慮采用一個合適的封裝與PCB相匹配。IC設計的總體布局不僅受到工藝的限制，同時也要兼顧PCB板級的許多制約因素。

2．PCB設計技術(shù)

PCB設計技術(shù)本身主要表現(xiàn)在三個方面：

(1)考慮到噪聲和延遲的PCB圖形設計技術(shù)。

(2)在PCB生產(chǎn)制造過程中，關鍵在于阻抗控制技術(shù)和傳播延遲時間的控制技術(shù)。

(3)以PCB的阻抗參數(shù)為代表的電性能評價技術(shù)。

3．EMC預測技術(shù)與EDA技術(shù)

EMC預測是指在設計階段通過計算的方法對電氣、電子元件、設備乃至整個系統(tǒng)的EMC特性進行分析。它是伴隨著計算機技術(shù)、電磁場計算方法、電路分析方法的發(fā)展而發(fā)展的。

EMC預測技術(shù)的主要優(yōu)點在于能在產(chǎn)品設計階段發(fā)現(xiàn)并解決EMC問題，從而避免研制時間和經(jīng)費的雙重浪費。EMC預測已受到EMC科研、工程技術(shù)人員越來越多的重視。

隨著EDA技術(shù)的日益發(fā)展，EDA技術(shù)已成為現(xiàn)代電子設計的主要工具。雖然EDA軟件中的EMC設計功能通常落后于EMC設計的實際需要（對高速電路尤其如此），但其阻抗分析、信號完整性仿真、時序仿真等功能仍是高速電路EMC設計非常重要的輔助手段。

4．時鐘展頻技術(shù)

時鐘展頻就是將原本固定不變的頻率，以一定的周期規(guī)律小幅度地調(diào)變，使系統(tǒng)產(chǎn)生的電磁波輻射能量平均散布于一段頻率范圍內(nèi)，以免超過標準。在原時鐘頻率0.5%～5%的范圍內(nèi)，小幅度調(diào)變時鐘使使用者幾乎察覺不到展頻前后有何不同。若以原時鐘頻率為中心進行展頻，則系統(tǒng)平均運行效率完全不受展頻的影響。時鐘展頻降低了EMI的效果，且受調(diào)變方式、頻率變動比率和調(diào)變速率的影響。

5．過孔設計技術(shù)

在高速電路中，一般都采用多層PCB。PCB上的過孔本身存在寄生電容和寄生電感。過孔的寄生電容會延長信號的上升時間，降低電路的速度；過孔的寄生電感會削弱旁路電容的作用，削弱整個電源系統(tǒng)的濾波效果。在高速電路中，過孔的寄生電感一般較寄生電容帶來的危害大?？梢姡诟咚匐娐分?，過孔的寄生電容和寄生電感是影響PCB的EMC性能的另一重要因素。如何在PCB設計時盡量減小過孔的寄生效應帶來的危害，是PCB設計時要考慮的另一問題。

6．ESD防護技術(shù)

在高速混合電路中，ESD問題更加突出。然而，一些抑制ESD噪聲的傳統(tǒng)做法作用于高速混合電路時效果很差，有的甚至會帶來嚴重的問題。例如，ESD抑制器件都有固有電容，一般情況下該電容能起濾波作用（如濾除耦合到數(shù)據(jù)傳輸線路中的高頻噪聲）。然而，在高速數(shù)字電路中，該電容會引起數(shù)字信號的上升沿和下降沿畸變，這種上升時間和下降時間的延長可能引起時序問題，電路有可能檢測不到完整的過渡期，從而產(chǎn)生數(shù)據(jù)誤差。電路的速度越高，這種問題越嚴重。因此，在高速電路中，必須兼顧ESD保護和信號完整性，選擇合適的ESD保護器件的種類并正確安裝（包括安裝部位的選擇）。11.4

PCB電磁兼容性設計的一般原則

11.4.1

PCB板層布局原則

根據(jù)PCB的電源和地的種類、信號線的密集程度、信號頻率、特殊布線要求的信號數(shù)量、周邊要素、成本價格等因素來確定板的層數(shù)及布局，如表11－2所示。表11－2

PCB板層分配圖

1．確定合適的PCB尺寸

PCB尺寸過大則電路走線長，抗干擾能力下降；尺寸過小則散熱不好，線路密集,鄰近的走線易相互干擾。

2．對高速高性能系統(tǒng)在目標成本允許的情況下采用疊層設計

（1）關鍵電源平面與其對應的地平面相鄰。

電源、地平面存在自身的特性阻抗。電源平面的阻抗比地平面阻抗高，將電源平面與地平面相鄰，可形成耦合電容，并與PCB板上的去耦電容一起降低電源平面的阻抗，同時獲得較寬的濾波效果。

（2）參考面的選擇應優(yōu)選地平面。

電源、地平面均能用作參考平面，且有一定的屏蔽作用。但相對而言，電源平面具有較高的特性阻抗，與參考電平存在較大的電位差。從屏蔽角度考慮，地平面一般均作接地處理，并作為基準電平參考點，其屏蔽效果遠遠優(yōu)于電源平面。

（3）相鄰層的關鍵信號不跨分割區(qū)。

相鄰層的關鍵信號不能跨分割區(qū)，以避免形成較大的信號環(huán)路，降低產(chǎn)生較強輻射和敏感度等問題。（4）元件面下面有相對完整的地平面。

對多層板必須盡可能保持地平面的完整，通常不允許有信號線在地平面上走線。當走線層布線密度太大時，可考慮在電源平面的邊緣走線。

（5）合理布局各種信號線。

電路板上的各種信號線也是電磁兼容較敏感的部位，因此也要合理布置。對于不相容信號，如高頻信號與低頻信號、數(shù)字信號與模擬信號、大電流信號與小電流信號，進行布置時一定要有間隔，以免產(chǎn)生相互干擾。另外,信號線的形狀不要有分支，拐角不要走成90°，否則會破壞導線特性阻抗的一致性，產(chǎn)生諧波與反射現(xiàn)象。一般都采用45°拐角或圓弧形拐彎。（6）高頻、高速、時鐘等關鍵信號有一相鄰地平面。

這樣設計的信號線與地線間的距離僅為線路板層間的距離，高頻電路將選擇環(huán)路面積最小的路徑流動，因此實際的電流總在信號線正下方的地線流動，形成最小的信號環(huán)路面積，從而減小輻射。

（7）在高速電路設計中，避免電源平面層向自由空間輻射能量。在這樣的設計中，所有的電源平面必須小于地平面，向內(nèi)縮進20H（H指相鄰電源與地平面間的介質(zhì)厚度）。為了更好地實行20H規(guī)則，就要使電源和地平面間的厚度最小。（8）避免電源層平面向自由空間輻射能量。

使電源平面小于地平面，一般要求電源平面向內(nèi)縮進20H，可以降低電源層平面向自由空間的輻射。11.4.2

PCB元器件布局原則

1．PCB板的空間分割

將PCB進行功能分割，將不同的功能區(qū)域進行物理分割，既防止了不同帶寬區(qū)域之間信號的相互耦合，又使射頻環(huán)路面積更小，優(yōu)化信號質(zhì)量?？臻g分割的實施方法就是對元器件進行分組，可以根據(jù)電源電壓高低、數(shù)字器件或模擬器件、高速器件或低速器件以及電流大小等特點，對電路板上的不同電氣單元進行功能分組，每個功能組的元器件彼此被緊湊地放置在一起,以便得到最短的線路長度和最佳的功能特性。高壓、大功率器件與低壓、小功率器件應保持一定間距，盡量分開布線。一般建議首先以不同的直流電源電壓來分組，因為若高、低電源電壓器件緊挨在一起，則二者之間的電位差將產(chǎn)生電場輻射干擾。如果使用同種電壓的元器件中仍有數(shù)字和模擬元件之分，則可以再進行分組。按電源電壓、數(shù)字及模擬電路分組后可進一步按速度快慢、電流大小進行分組。

2．敏感器件的處理

某些敏感器件例如鎖相環(huán)，對噪音干擾特別敏感，它們需要更高層次的隔離。解決的方法是在敏感器件周圍的電源銅箔上蝕刻出馬蹄形絕緣溝槽。信號進出都通過狹窄的馬蹄形根部的開口。噪音電流必然在開口周圍經(jīng)過而不會接近敏感部分。使用這種方法時，應確保所有其他信號都遠離被隔離的部分。

3．元器件布局時的其他基本原則

（1）連接器及其引腳應根據(jù)元器件在板上的位置確定。所有連接器最好放在印制板的一側(cè)，盡量避免從兩側(cè)引出電纜，以便減小共模電流輻射。因為PCB板上有高速數(shù)字信號時，如果產(chǎn)生共模輻射，電纜是很好的共模輻射天線（振子天線會比單極天線產(chǎn)生更大的共模干擾輻射)。（2）I/O驅(qū)動器應緊靠連接器，避免I/O信號在板上長距離走線，耦合不必要的干擾信號。當高速數(shù)字集成芯片與連接器之間沒有直接的信號交換時，高速數(shù)字集成芯片應安排在遠離連接器處。否則，高速數(shù)字信號有可能通過電場或磁場耦合對輸入/輸出環(huán)路產(chǎn)生差模干擾，并通過接口電纜向外輻射。如果高速器件必須與連接器相連，則應把高速器件放在連接器處，盡量縮短走線，然后在稍遠處安放中速器件，最遠處安放低速器件。否則，高速信號將穿過整個印制板才能到達連接器，可能對沿途的中、低速電路產(chǎn)生干擾。（3）高速器件（頻率大于10MHz或上升時間小于2ns的器件）在印制電路板上的走線應盡可能短。

（4）發(fā)熱元件（如ROM、RAM、功率輸出器件和電源等）應遠離關鍵集成電路，最好放在邊緣或偏上方部位，以利于散熱。

（5）電感布局時，不要并行靠在一起，因為這樣會形成空心變壓器并相互感應產(chǎn)生干擾信號，因此它們之間的距離至少要相當于其中一個器件的高度，或者成直角排列以將其互感減到最小。

（6）許多電磁干擾都來自電源，集成電路的去耦電容應盡量靠近IC的電源引腳，且去耦電容的引線盡量短。建議使用表貼封裝電容。11.4.3地線、電源線和信號線布置原則

1．地線的布置

PCB設計中，通?？梢圆捎枚喾N接地方式。在電路設計中，地有多種含義，比如“數(shù)字地”、“模擬地”、“信號地”、“噪聲地”、“電源地”等。常用的接地方式有“單點接地”、“多點接地”、“混合接地”。處理接地問題應注意以下問題：

（1）在小信號與大電流電路做在一起的電路中，必須將地(GND)明顯地區(qū)分開來。布線方法為將小信號GND與大電流進行分離，通常使用兩根引線的GND，使大電流不在布線電阻上流動，從而不產(chǎn)生干擾，如像功率放大級和負載那樣，將大電流流動的部分由電源直接布線。還有，將小信號部分進行匯總，也直接由電源進行布線。如果這樣做，小信號線與大電流線完全分離，再將匯總的小信號GND與功率放大級的GND相連接。（2）正確選擇單點接地與多點接地。在低頻電路中信號的工作頻率小于1MHz，它的布線和器件間的電感對干擾影響小，而接地電路形成的環(huán)流對干擾影響較大，因而應采用一點接地方式。當信號工作頻率大于10MHz時，地線電阻變得很大，因此要盡量降低地線阻抗，應采用多點接地。當工作頻率在1～10MHz時，如果采用一點接地，其地線長度不應超過波長的1/20，否則應采用多點接地法。（3）數(shù)字地與模擬地分開。電路板上既有高速邏輯電路又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。低頻電路的地應盡量采用單點并聯(lián)接地，實際布線有困難時可以部分串聯(lián)后再并聯(lián)接地；高頻電路宜采用多點串聯(lián)接地，地線應短而粗。高頻元件周圍應盡量用柵格狀大面積地箔，要盡量加大線形電路的接地面積。（4）接地線應盡量加粗。若接地線用很細的線條,則接地電位會隨電流的變化而變化，致使定時信號電平不穩(wěn)，抗噪聲性能降低。因此應將接地線盡量加粗，使它能通過三倍于印制電路板的允許電流。

（5）接地線構(gòu)成閉環(huán)路。設計只由數(shù)字電路組成的印制電路板的地線系統(tǒng)時將接地線做成閉環(huán)路可以明顯地提高抗噪聲能力。其原因在于：印制電路板上有許多集成電路元件，尤其當有耗電多的元件時，因受接地線粗細的限制，會在地線上產(chǎn)生較大的電位差，引起抗噪聲性能下降；若將接地線構(gòu)成環(huán)路，則會縮小電位差值，提高電子設備的抗噪聲性能。

2．電源線的布置

供電環(huán)路面積應減小到最低程度，不同電源的供電環(huán)路不要相互重疊。印制電路板上的供電線路應加上濾波器和去耦電容。在板的電源引入端應使用較大容量的電解電容作低頻濾波，再并聯(lián)一只容量較?。?.01μF）的瓷片電容作高頻濾波。去耦電容應貼近集成塊安裝，必要時還可以把去耦電容安裝在集成塊的背面，就在集成塊的正下方，使去耦電容的回路面積盡可能減小，達到良好的濾波效果。

3．信號線的布置

（1）不相容的信號線應相互隔離。

這樣做的目的是避免信號線間產(chǎn)生耦合干擾。高頻與低頻、大電流與小電流、數(shù)字與模擬信號線是不相容的，元件布置中我們已經(jīng)考慮了把不相容元件放在印制板的不同位置上，在信號線的布置上仍應該注意把它們隔離。一般可采取下面的措施：不相容信號線應相互遠離，不要平行；分布在不同層上的信號線走向應互相垂直，這樣可以減少線間的電場和磁場耦合干擾；高速信號線特別是時鐘線要盡可能地短，必要時可在高速信號線兩邊加隔離地線，隔離地線兩端應與地層相連接；信號線的布置最好根據(jù)信號的流向安排，一個電路的輸出信號線不要再折回輸入信號線區(qū)域，因為輸入線與輸出線通常是不相容的。（2）盡量減小信號環(huán)路的面積。

減小信號環(huán)路的面積是為了減小環(huán)路的差模電流輻射。環(huán)路輻射與電流強度和環(huán)路面積成正比，在電流強度確定的情況下，為了減小環(huán)路輻射，只有設法減小環(huán)路面積。信號環(huán)路不應重疊，這對于高速度、大電流的信號環(huán)路尤為重要，實際上減小面積比縮短信號線長度更有效。（3）考慮阻抗匹配問題。

當高速數(shù)字信號的傳輸延遲時間大于脈沖上升時間的1/4時，應考慮阻抗匹配問題。信號傳輸線的阻抗不匹配將引起傳輸信號的反射，使數(shù)字波形產(chǎn)生振蕩，造成邏輯混亂。當負載阻抗等于傳輸線的特征阻抗時，信號反射就可以消除。（4）輸入、輸出線在連接器端口處應加高頻去耦電容。

通常I/O信號的頻率要低于時鐘頻率，所以高頻去耦電容的選擇應能保證I/O信號正常傳輸，而濾除高頻時鐘頻率及其諧波。該高頻去耦電容的作用是抑制差模干擾，包括沿I/O線進入印制板和從印刷板出去的干擾，所以該電容應接在I/O線的信號線與地線之間。

（5）印制電路板的外接電纜。

合理安排系統(tǒng)內(nèi)部各模塊的銜接（包括各I/O口在電路板上的位置、方向），盡量縮短模塊間印制電路板的外接電纜，可以防止信號串擾,減少電纜的共模輻射。11.4.4布線設計原則

1．走線長度盡可能短

信號被傳輸后，它會在走線的整個長度上進行傳輸，相應的放射也會是傳輸線的長度。所有這些必須在信號的上升期間發(fā)生，否則走線就會作為傳輸線而影響信號品質(zhì)，甚至造成信號失真無效。信號線之間的距離應盡可能大。

2．避免PCB導線的不連續(xù)性

跡線寬度不要突變，避免90°拐角走線。90°拐角走線會增加走線的長度，并增加走線的寄生電容。有非?？斓倪呇刈兓俣葧r，這些不連續(xù)會造成信號發(fā)射，產(chǎn)生嚴重的信號完整性問題，建議使用45°走線。如要使用90°走線，建議將拐角處圓整，以減小拐角處寬度的變化。

3．PCB走線中應遵循3W法則

所有走線的分隔距離滿足：走線邊沿間的距離應大于或等于2倍的走線寬度，也就是中心線之間的距離為走線寬度(W)的3倍。在PCB上的跡線間會發(fā)生串擾現(xiàn)象，使用3W法則可有效解決這一問題。3W法則代表了邏輯電流約70%的通量邊界，若要求98%的通量邊界則需用10W，如圖11－2所示。圖11－2３Ｗ設計原則

4．短截線

短截線會產(chǎn)生反射，同時也會潛在增加波長可分的天線到電路的可能。雖然短截線長度可能不是任何在系統(tǒng)中的已知信號的波長的１／４，但是信號附帶的輻射可能在短截線上產(chǎn)生共鳴。因此，應避免在傳送高頻率和敏感的信號路徑上使用短截線。

5．最小化環(huán)面積

信號路徑和它的地返回線緊靠在一起將有助于最小化地環(huán)，因而避免出現(xiàn)潛在的天線環(huán)。對于高速單端信號，有時如果信號路徑?jīng)]有沿著低阻的地位面走，地線回路可能也必須沿著信號路徑。

6．過孔

過孔一般被廣泛使用在多層印制電路板中，但是過孔的運用同時也帶來了很多問題，如輻射、地彈噪聲耦合，這些都將影響信號的完整性，降低EMC性能。特別在鋪設高速信號通道時，應該對過孔設計給出足夠的考慮。對于高速的并行線（例如地址和數(shù)據(jù)線），如果層的改變是不可避免的，則應該確保每根信號線的過孔數(shù)一樣。

11.5

PCB的EMC實現(xiàn)

11.5.1時鐘電路

1．元件布置

將時鐘電路放在板子中央位置或是PCB上金屬銅柱接地點，而不要放在邊緣或是鄰近I/O電路區(qū)域。如果時鐘要離開板子到附屬卡上或是排線，則將時鐘電路遠離內(nèi)部連接線，直接在連接器處對時鐘線作終端處理，避免時鐘線因未連接適當終端而成開路狀態(tài)，變成一單極天線。將振蕩器及晶體直接安裝在PCB上，不要使用接插件。接插件會增加接腳長度電感，使得輻射及耦合路徑增多。只把與時鐘電路有關的線路放在時鐘發(fā)生器區(qū)域，避免放置其他軌線接近、穿越此時鐘區(qū)域。在時鐘電路周圍使用法拉第籠，圍繞時鐘放置一圈接地線。

2．區(qū)域性接地平面

將時鐘電路放置在單一的區(qū)域性地平面上，此區(qū)域性地平面需在第一層，并且直接經(jīng)由振蕩器的接地腳及最少兩個貫穿孔，接到極板的地平面，此地平面同時應鄰近接地銅柱且接到接地銅柱上。使用區(qū)域性接地平面的最主要理由如下：

振蕩器內(nèi)部電路產(chǎn)生RF電流，如果振蕩器裝在金屬殼中，其DC接地柱同時可當作DC電壓參考位及RF電流接地路徑。若所選用的振蕩器產(chǎn)生的RF電流很大，以至于接地腳無法足夠地將此RF電流導引至接地端，使金屬殼體變成一單極天線，與其最近的接地平面相隔較遠，那么就無法提供足夠的輻射耦合路徑給RF電流接地。在振蕩器及時鐘電路正下方放置一區(qū)域性地平面，可提供一映像平面來捕捉產(chǎn)生于振蕩器內(nèi)部及相關線路上的共模RF電流，因而可降低RF輻射。為了將差模RF電流也導引至此區(qū)域地平面，必須提供多重連接至系統(tǒng)的地平面。由區(qū)域地平面、極板第一層至板子內(nèi)部地平面的貫穿孔可提供低阻抗的接地路徑。為強化此區(qū)域地平面效果，時鐘產(chǎn)生器線路應靠近機殼接地處，以360°的貫穿孔連接墊連接，以確保其連接的低阻抗。

當使用區(qū)域地平面時，不要將其他線布在該平面內(nèi)，否則會破壞映像平面的功能。如果軌線經(jīng)過區(qū)域地平面，會造成接地回路電位及接地平面的不連續(xù)性。相關電路必須臨近于振蕩器，以便擴展區(qū)域地平面將相關電路包含進來。一般來說，一個振蕩器推動一個緩沖器，緩沖器又是一個快速邊沿元件，其以大幅度變化的電壓及電流注入信號軌線，使得同時會存在共模和差模RF電流，就可能造成EMI問題。

3．阻抗控制

對時鐘線要進行阻抗控制，要選擇適當?shù)能壘€寬度及其與最近平面的距離，具體計算公式見式（11－7）~式（11－10）。

4．傳輸延遲

傳輸延遲是導線每單位長度的電容量的函數(shù)，此電容量又是介電常數(shù)、導線寬度、軌線與映像平面間高度的函數(shù)。以G－10玻璃纖維板（εr=5.0）上的微帶線為例，其傳輸延遲為1.77ns/ft；以FR－4材質(zhì)（εr=4.6）上的帶狀線為例，其傳輸延遲為1.72ns/ft(1ft=0.3048m)。

5．去耦合

時鐘電路元件要加電容器作RF去耦合，這是因為產(chǎn)自這些元件的切換能量會注入電源及接地平面，這些能量會轉(zhuǎn)移到其他電路或子系統(tǒng)，形成RF噪聲。對所有時鐘區(qū)域除了要加去耦合電容外,還要再加高頻去耦合電容。所選電容的諧振頻率要大于所需壓制的時鐘諧波，一般考慮到時鐘的第五次諧波。

6．軌線長度

在擺放時鐘或是周期信號元件時，須調(diào)整其位置使其可達到最短布線長度及最少貫穿孔數(shù)，因為貫穿孔會增加軌線的電感。若一時鐘或周期信號要從一層布線到另一層，穿越點應利用元件的引腳，以減少額外的貫穿孔,降低軌線電感。在I/O元件或連接器附近2英寸內(nèi)，任何時鐘或周期信號邊沿速率應低于10ns，以防止周期信號產(chǎn)生的RF電流進入I/O電路。

7．阻抗匹配

當信號的邊沿很高時，需要考慮此路徑上的信號傳輸及反射延遲。如果由源到負載的傳輸時間大于信號邊沿時間，則將其視為一典型長線，此長線可能造成串擾、振蕩及反射等問題。

8．布線層

如果使用串聯(lián)電阻，則應直接將電阻連接到元件的腳位而不要在其中放置貫穿孔。對六層以上板，不要將時鐘線布線在底層（即地平面和電源平面之下），板子的下半層通常留給大信號匯流排及I/O電路。當在對時鐘或快速信號作布線時，經(jīng)常會需要將布線貫穿至另一個布線層,這稱為跳躍。當跳躍發(fā)生在一水平方向?qū)又烈淮怪狈较驅(qū)訒r，返回電流無法同樣跳躍。因為在貫穿孔處存在不連續(xù)性，返回電流需要找一條低阻抗路徑，而此路徑可能不會在貫穿孔附近，因此在此軌線上的RF電流會耦合到其他電路而造成EMI問題。

9．串擾

在PCB上軌線間的串擾現(xiàn)象，不僅發(fā)生在時鐘或是周期信號上，也會發(fā)生在數(shù)據(jù)、位地址、控制線及輸入/輸出線上。高速信號、類比電路及其他高危險信號可能因感應來自其他電路的串擾而被破壞；同時，高速信號可能會耦合至低速或其他敏感電路，引起EMI及功能上的問題。串擾主要由并行線間的互感和電容引起，線間距越小，串擾越大，且正比于頻率及受害電路的阻抗。使用3W規(guī)則和減少并行長度可有效降低線間串擾。

10．終端處理

為防止因特性阻抗不匹配而造成信號破壞，需進行終端處理。當將周期信號以菊花鏈方式走線時，會有反射產(chǎn)生（除非負載間的距離很短）。因此，對于快速邊沿信號，輻射狀布線方式要優(yōu)于菊花鏈方式，且每一個元件跡線都應以其自身的特性阻抗作終端。應根據(jù)幾何布局、元件數(shù)量以及電力消耗等，選擇適合的終端方式。主要的終端方式有以下幾種：

（1）串聯(lián)終端電阻。此方式適用于所有的負載都在跡線的尾端，且驅(qū)動元件輸出阻抗小于跡線有負載的特性阻抗時或是扇出數(shù)較少時。（2）并聯(lián)終端電阻。電阻阻值必須等于跡線的特性阻抗，且大約等于源阻抗，電阻另一端接一參考源，通常接地。其主要缺點是增加了DC電力消耗，因此電阻值通常為50~150Ω。

（3）戴維寧網(wǎng)絡。此方式連接電阻的一端到電源，另一端接地,可確保邏輯0與1間的轉(zhuǎn)換正確。對TTL邏輯來說,戴維寧終端最好。當使用CMOS元件時，要注意電壓基準位與輸入電壓的轉(zhuǎn)換關系，電阻值選擇不當可能會造成臨界值變動。（4）RC網(wǎng)絡。此方式下TTL和CMOS電路都能工作得很好。電阻值要配合跡線阻抗，電容可保持元件的DC電壓基準位，結(jié)果只在轉(zhuǎn)換時才有AC電流流到地。雖然RC網(wǎng)絡會使信號有些許延遲，但與一般并聯(lián)終端方式比較，ＲＣ網(wǎng)絡的電力消耗較少。

（5）二極管網(wǎng)絡。此方式通常用在成對信號上。二極管主要是用來限制跡線上的過沖現(xiàn)象，而且其電力消耗也很少。其缺點是對高速信號響應較慢，而且雖然可以防止接收端的過沖，但在跡線上仍會產(chǎn)生反射現(xiàn)象。11.5.2輸入/輸出及內(nèi)部連接

在PCB上，I/O及相關連接電路是一個對RFI、ESD及其他傳導和輻射干擾相當敏感的部分。I/O電路的大部分EMI問題來自于以下方面：

(1)I/O界面元件內(nèi)部的共模耦合。

(2)電源平面雜波耦合至I/O電路及導線。

(3)時鐘信號經(jīng)電容性或電感性耦合至I/O線。

(4)RF能量耦合到離開封裝的導線上。

(5)在連接器及信號線上缺少濾波器。

(6)在信號地、機殼接地、數(shù)字地、類比接地間有不適當?shù)倪B接。

(7)混合不同的I/O連接器。

1．分割

I/O電路分割包含三個基本方式：

（1）功能上的子系統(tǒng)。

每一個I/O都可視為PCB上不同的子系統(tǒng)。要防止子系統(tǒng)間的RF耦合，需要用到隔離技術(shù)。功能上的子系統(tǒng)包含一群元件及其相關電路，這群元件應彼此靠近，以縮短布線長度并使功能最優(yōu)化。（2）寧靜區(qū)域。

寧靜區(qū)域是一個將數(shù)字電路、類比電路、電源及接地平面等隔離的區(qū)域，可防止PCB上其他干擾源耦合至敏感電路。寧靜區(qū)域的使用須采用分割或壕溝的方式，即：

①進出的I/O信號必須100%地隔離，可使用隔離變壓器或光耦合元件。

②使用數(shù)據(jù)信號濾波器。

③經(jīng)由一高阻抗共模電感器作濾波或以一鐵氧體元件保護。

（3）輻射雜波耦合。通過分割以防止內(nèi)部的RF耦合。

2．過流保護

有些PCB會提供AC或DC電源給外部連接線,如鍵盤、外接SCSI設備、以太網(wǎng)連接單元接口AUI、光纖分布式接口FDDI、遙測元件等，這些外接電壓需要符合產(chǎn)品的安全規(guī)定要求。EN60950Section5.4.9（類似于UL1950或CSAC22.2#950）的規(guī)定如下：

(1)在42.4V峰值以下的電路，應限制輸出電流（在任何負載情況下），使之不能超過8A。

(2)在42.4V峰值以下的電路，若開路電壓為0~21.2V,則應有5.0A額定電流的保護元件；若開路電壓為21.2~42.4V,則應有3.2A額定電流的保護元件。

(3)任何離開PCB至外部連接器的AC或DC電壓應有限制電流的元件或是符合安全規(guī)定的保險絲。11.5.3背板及附屬卡

1．路徑及分割

在背板及主機板間，或是主機板與子板間連接的不連續(xù)處，會有系統(tǒng)中的差模RF電流輻射出去。背板通常包含許多時鐘及信號線，而共用單一的接地返回路徑。當在整個連接器中都分配有接地引腳時，可使回路面積最小，進而防止大RF電流耦合到其他元件或子系統(tǒng)中。在多層板中使用地作為返回平面，以及在連接器的時鐘或信號線間加接地腳位，可使PCB上的環(huán)路得以控制。在連接器尚未定義腳位配置時，應把最高頻、最快邊沿速度信號調(diào)整到最短長度的腳位位置，把最低頻、最慢邊沿信號調(diào)整到最長長度的腳位位置。

2．背板結(jié)構(gòu)

對于子板及插入式模組，須注意以下幾個方面：

（1）純凈的電源平面。

電源供應器的切換雜波、來自于系統(tǒng)其他部分的輻射或傳導耦合RF電流、電壓降以及地彈跳等，都會影響提供給元件及附加卡使用的電源純凈度。當背板插上很多卡時，可能會發(fā)生電壓降，使得插在一邊的卡消耗的功率大于另一邊的卡消耗的功率。地彈跳一般發(fā)生在一大功率消耗電路中的多個元件在最大負載下同時切換時，這會損壞信號的功能特性，而去耦合電容可以移除由元件注入電源平面的高頻RF電流。大容量電容可防止電壓降以維持適當?shù)碾娢换鶞省Ｔ诒嘲迳?，必須針對每種附加模組，提供適當?shù)姆蛛x電容器以消除地彈跳；對背板上每一I/O連接器都應提供充分的去耦合電容及大容量電容，以降低地彈跳并維持系統(tǒng)信號的純凈度；應將電源平面相鄰于接地平面，以降低平行電源平面的動態(tài)阻抗。（2）平行重疊跡線的信號品質(zhì)。

在背板上存在很多較長的平行的信號線，由于存在線間串擾及接地孔洞，信號線間會產(chǎn)生交叉耦合。

（3）阻抗控制及電容性負載。

當把多層板放入背板時，背板的特性阻抗會隨之發(fā)生改變，此時需要對負載特性阻抗加以探討而使其能匹配背板的特性阻抗，如圖11－3所示。圖11－3背板內(nèi)部連接的阻抗考慮（4）板間RF電流耦合。

此情況經(jīng)常被設計人員所忽略。在對多層板作規(guī)劃時，只把每一塊板子當作一個獨立的個體，而沒有考慮到它是否會組合在一起使用，或者使板子相鄰于一個含有高危險信號的PCB板。對于那些無法使用接地平面，而又會發(fā)生相鄰板間RF電流耦合的情況，需要外加一層金屬屏蔽層。

（5）子卡至卡槽場強的轉(zhuǎn)移耦合。此情況類似于板間RF電流耦合，只是由板子所產(chǎn)生的RF場耦合到底盤及卡槽上。此場強最嚴重的影響是在背板及卡槽間造成一個共模電位，使得頻譜能量進入背板及子卡中。將背板與卡槽以一些短路方式連接起來以去除這些電位分布，可以減少板子對背板及卡槽間的場強轉(zhuǎn)移耦合。（6）層的數(shù)目。

背板至少要用四層板結(jié)構(gòu)（兩層布線層及電源和接地平面）。在四層板中，外層一般用作信號布線，內(nèi)層依次為接地及電源。如果需要用到阻抗控制，那么任意兩層的間距可能并不相同。

（7）連接器槽位數(shù)目。

要先知道會連接到背板的時鐘或周期信號的最快邊沿速率，計算最長的電氣長度。如果有很多連接器，則要測量其最遠相距距離。當插有很多卡或是兩連接器距離很遠時，要進行最差狀況的時域分析，看是否會發(fā)生波形失真，是否需要進行信號線終端匹配。

3．內(nèi)部連接

在背板內(nèi)部使用很多連接器時，背板與負載間會產(chǎn)生一個總的延遲，此時必須考慮I/O數(shù)據(jù)的傳輸能力。對I/O連接器的要求如下：

(1)使所有的不連續(xù)性越少越好，使得傳輸時間小于邊沿時間。

(2)在使用的腳位空間中盡可能多地使用接地腳位。

(3)對連接器建立一個共通的接地。

(4)使用適當?shù)慕殡姵?shù)的機板材料。

(5)使接地路徑盡可能靠近信號路徑。

4．信號布線

對于所有的信號線，應避免平面間的貫穿孔,因為每一個貫穿孔會對信號線產(chǎn)生1~3nH的集總電容量。當使用I/O連接器及進行內(nèi)部連接時，應減少短的分支，且使分支傳輸延遲時間遠小于信號邊沿時間。11.5.4散熱片

由于芯片到PCB上映像平面的距離大于芯片到頂層包裝外殼的距離，在芯片內(nèi)部產(chǎn)生的共模RF電流不易耦合到映像平面上，因此RF能量會輻射到空間去，使得差模去耦合電容無法去除元件內(nèi)部產(chǎn)生的共模雜波。

將一金屬散熱片放在包裝頂層，就提供了一個比PCB上映像平面更接近芯片的映像平面。因此，在芯片與散熱片之間會有較緊密的共模RF耦合，優(yōu)于芯片與PCB的映像平面間的共模ＲＦ耦合。到散熱片上的共模耦合現(xiàn)象使得散熱片變成一單極天線，能將RF能量輻射出去。使用散熱片的結(jié)果是放置了一個單極天線因而將整個頻譜諧波輻射出去。要把天線能量去除，散熱片必須接地。散熱片應在四周用金屬連接到接地平面，使用一個由散熱片到PCB的籬笆將元件包封起來，形成一個圍繞處理器的法拉第屏蔽，因而可防止產(chǎn)生自內(nèi)部的共模能量輻射出去。使用接地的散熱片可做到：

(1)將包裝內(nèi)產(chǎn)生的熱量移除；

(2)法拉第屏蔽防止內(nèi)部產(chǎn)生的RF能量輻射到空間中；

(3)一個共模去耦合電容直接由包裝內(nèi)的晶元上移除產(chǎn)生的共模RF電流。11.5.5元件組

1．電阻

由于表面貼裝元件具有低寄生參數(shù)的特點，因此表面貼裝電阻總是優(yōu)于有引腳電阻。對于有引腳的電阻，應首選碳膜電阻，其次是金屬膜電阻，最后是線繞電阻。

由于在相對低的工作頻率下（約兆赫茲數(shù)量級）金屬膜電阻是主要的寄生元件，因此它適合用于高功率密度或高準確度的電路中。線繞電阻有很強的電感特性，因此在對頻率敏感的應用中不能用它。它最適合用在大功率處理的電路中。在放大器的設計中，電阻的選擇非常重要。在高頻環(huán)境下，電阻的阻抗會因為電阻的電感效應而增加。因此，增益控制電阻的位置應該盡可能地靠近放大器電路，以減少電路板的電感。在上拉/下拉電阻的電路中，晶體管或集成電路的快速切換會增加上升時間。為了減小這個影響，所有的偏置電阻必須盡可能靠近有源器件及其電源和地，從而減少PCB連線的電感。

在穩(wěn)壓（整流）或參考電路中，直流偏置電阻應盡可能地靠近有源器件以減輕去耦效應（即改善瞬態(tài)響應時間）。在RC濾波網(wǎng)絡中，線繞電阻的寄生電感很容易引起本機振蕩，所以必須考慮由電阻引起的電感效應。

2．電容

由于電容種類繁多，性能各異，選擇合適的電容并不容易。但是使用電容可以解決許多EMC問題。下一小節(jié)將描述幾種最常見的電容及其使用方法。

鋁電解電容通常是在絕緣薄層之間以螺旋狀纏繞金屬箔而制成的，這樣可在單位體積內(nèi)得到較大的電容值，但也使得該部分的內(nèi)部感抗增加。

鉭電容由一塊帶直板和引腳連接點的絕緣體制成，其內(nèi)部感抗低于鋁電解電容。陶質(zhì)電容的結(jié)構(gòu)是在陶瓷絕緣體中包含多個平行的金屬片。其主要寄生電抗為片結(jié)構(gòu)的感抗，并且通常會在低于兆赫茲的區(qū)域造成阻抗。絕緣材料的不同頻響特性意味著一種類型的電容會比另一種更適合于某種應用場合。鋁電解電容和鉭電解電容適用于低頻終端，主要是存儲器和低頻濾波器領域。在中頻范圍內(nèi)（從千赫茲到兆赫茲），陶質(zhì)電容比較適合，常用于去耦電路和高頻濾波。特殊的低損耗（通常價格比較昂貴）陶質(zhì)電容和云母電容適合于甚高頻應用和微波電路。

為得到最好的EMC特性，電容具有低的ESR（EquivalentSeriesResistance，等效串聯(lián)電阻）值是很重要的，因為它會對信號造成大的衰減，特別是在應用頻率接近電容諧振頻率的場合更是如此。

3．電感

電感是一種可以將磁場和電場聯(lián)系起來的元件，其固有的、可以與磁場互相作用的能力使其潛在地比其他元件更為敏感。和電容類似，適當?shù)厥褂秒姼幸材芙鉀Q許多EMC問題。下面是兩種基本類型的電感：開環(huán)和閉環(huán)。它們的不同在于內(nèi)部的磁場環(huán)。在開環(huán)設計中，磁場通過空氣閉合；而在閉環(huán)設計中，磁場通過磁芯完成磁路。電感比起電容和電阻而言的一個優(yōu)點是它沒有寄生感抗，因此其表面貼裝類型和引線類型沒有什么差別。開環(huán)電感的磁場穿過空氣，這將引起輻射并帶來電磁干擾（EMI）問題。在選擇開環(huán)電感時，繞軸式比棒式或螺線管式更好，因為這樣磁場將被控制在磁芯（即磁體內(nèi)的局部磁場）中。對閉環(huán)電感來說，磁場被完全控制在磁芯，因此在電路設計中這種類型的電感更理想，當然它們也比較昂貴。螺旋環(huán)狀閉環(huán)電感的一個優(yōu)點是：它不僅將磁環(huán)控制在磁芯，還可以自行消除所有外來的附帶場輻射。

電感的磁芯材料主要有兩種類型：鐵和鐵氧體。鐵磁芯電感用于低頻場合（幾十千赫茲），而鐵氧體磁芯電感用于高頻場合（可到兆赫茲）。因此鐵氧體磁芯電感更適合于EMC應用。圖11－4

LC濾波器圖11－5

AC電源濾波器

4．二極管

二極管是最簡單的半導體器件，其獨特的特性有助于解決并防止與EMC相關的一些問題。表11－3列出了典型的二極管特性。圖11－6二極管的應用舉例11.5.6旁路、去耦和儲能

設計PCB時經(jīng)常要在電路、芯片附近或電源電路上加一些電容，來滿足數(shù)字電路工作時的電源低噪聲和低波紋的要求。根據(jù)其使用功能,可將這些電容分為旁路電容、去耦電容和儲能電容三類。

（1）旁路電容。

旁路電容的作用是為提高系統(tǒng)配電的質(zhì)量，降低在印制電路板上從元器件電源、地腳轉(zhuǎn)移出的不想要的共模射頻能量。旁路電容通過產(chǎn)生交流旁路來消除無意的能量，降低器件的EMI分量，另外還可提供濾波功能。通常鋁電解電容和鉭電容比較適合作旁路電容，其電容值取決于PCB板上的瞬態(tài)電流需求，一般為10~470μF。（2）去耦電容。

去耦電容的主要功能是提供一個局部的直流電源給有源器件，以減少開關噪聲在板上的傳播并抑制噪聲對其他芯片的干擾。去耦電容距離芯片越近，其補充電流的環(huán)路面積就越小，則電路輻射就會很小，因為電路的輻射強度跟電流的環(huán)路面積成正比。原則上集成電路的每個電源引腳都應布置一個0.01μF的瓷片電容。對于抗噪能力弱、關斷時電源變化大的器件，應在芯片的電源腳和地腳之間直接接入去耦電容。陶瓷電容常被用來去耦，其值取決于最快信號的上升時間和下降時間。例如，對于一個33MHz的時鐘信號，可使用4.7~100nF的電容；對于一個100MHz的時鐘信號，可使用10nF的電容。

去耦電容的一般配置原則是：電源輸入端跨接10~100μF的電解電容，如有可能，接100μF以上的更好；電路板上每個集成電路的電源端都要對地并接一個0.01~0.1μF高頻電容，以減小集成電路對電源的影響，如遇電路板空隙不夠，可每4~8個集成電路布置一個1~10pF的電容；對于抗干擾能力弱、關斷時電流變化大的元件和存儲元器件，應該在集成電路電源和地線之間接入去耦電容；電容的引線不要太長，特別是高頻旁路電容不能帶引線。（3）儲能電容。

儲能電容可為芯片提供所需要的電流，并且使電流變化局限在較小的范圍內(nèi)，從而減小輻射。儲能電容一般放在下列位置：

①PCB板的電源端。

②子卡、外圍設備和子電路I/O接口和電源終端連接處。

③功耗損毀電路和元器件的附近。

④輸入電壓連接器的最遠位置。

⑤遠離直流電壓輸入連接器的高密元件位置。

⑥時鐘產(chǎn)生電路和脈動敏感器件附近。

1．諧振

實際上，電容含有一個RLC電路（R為引腳電阻、L為引腳電感、C為電容容量）。當達到某一頻率時，L、C串聯(lián)組合導致串聯(lián)諧振，提供了一低阻抗路徑；當頻率超過諧振點時，電容阻抗呈電感性，使得電容失去旁路或去耦合效果（如圖11－7所示）。因此，旁路及去耦合功能受到電容引腳長度、元件與電容間接線長度以及貫穿孔焊墊等的影響。圖11－7電容的物理特性諧振發(fā)生在電感與電容向量的相位差為零時，即此時電路對AC電流呈純電阻性。有三種常見諧振形式（如圖11－8～圖11－10所示）：

（1）串聯(lián)諧振（ ），此時的特征為：

·阻抗最低。

·阻抗等于電阻。

·相位差為零。

·電流最大。

·功率最大。（2）并聯(lián)諧振（）,此時的特征為:

·阻抗最大。

·阻抗等于電阻。

·相位差為零。

·電流最小。

·功率最小。（3）并聯(lián)C，串聯(lián)RL諧振（）圖11－8串聯(lián)諧振圖11－9并聯(lián)諧振圖11－10并聯(lián)Ｃ串聯(lián)ＲＬ諧振實際的諧振電路一般包括一個電感和一個電容，而電感會具有一定的電阻。根據(jù)諧振頻率選擇旁路電容和去耦電容的值。電容在低于諧振頻率時呈現(xiàn)容性，而后，電容將因為引線長度和布線自感呈現(xiàn)感性。表11－4列出了兩種陶瓷電容的諧振頻率，一種具有標準的0.25英寸的引腳和3.75nH的內(nèi)部互連自感，另一種為表面貼裝類型且具有1nH的內(nèi)部自感。表面貼裝類型的諧振頻率是通孔插裝類型的兩倍。表11－4電容的諧振頻率另一個影響去耦效力的因素是電容的絕緣材料（電介質(zhì)）。去耦電容的制造中常使用鋇鈦酸鹽陶瓷（Z5U）和鍶鈦酸鹽（NPO）這兩種材料。Z5U具有較大的介電常數(shù)，諧振頻率在1~20MHz之間。NPO具有較低的介電常數(shù)，但諧振頻率較高（大于10MHz）。因此Z5U更適合用作低頻去耦，而NPO適合用作50MHz以上頻率的去耦。

需要注意的是,在數(shù)字電路的去耦中，低的等效串聯(lián)電阻（ESR）值比諧振頻率更為重要，因為低的ESR值可以提供更低阻抗的到地通路，這樣當超過諧振頻率的電容呈現(xiàn)感性時仍能提供足夠的去耦能力。

2．電容值的選擇

在選擇電容或電容組合時，要考慮到諧振、PCB上元件的放置、接腳長度電感、電源平面存在與否等因素。

1）去耦電容值的計算

目前，電源和地平面的噪聲通常通過對原型產(chǎn)品的測量或憑經(jīng)驗來控制，根據(jù)經(jīng)驗把去耦電容的容量設定為默認值。實踐中，去耦電容數(shù)量、容量值及其放置位置都與頻率有關，要確定其最佳值比較困難。一般情況下，去耦電容是在某一特定的諧振頻率、安裝位置、引線長度、走線長度以及其他改變電容諧振頻率的寄生參數(shù)下，以最佳濾波特性為基礎獲得的，同時也有一些比較粗略的算法，例如:同時，還要考慮去耦電容的自諧振頻率。高于自諧振頻率時，去耦電容呈現(xiàn)感性，去耦效果下降。當去耦電容引線太長時，電感增加，也會影響去耦性。電容的等效電路是一RLC串聯(lián)電路，其阻抗為其中，R為等效串聯(lián)電阻，L為等效串聯(lián)電感，C為電容值，f為頻率。在諧振頻率

2）去耦電容的選取限制

(1)芯片與去耦電容兩端的電壓差ΔU0必須小于噪聲容限UNI,即式中，ΔI為門電路開啟時所需的暫態(tài)電流幅值，Δt為門電路開啟的所需的時間（一般為脈沖上升時間），L為去耦電容的電感（包括引線電感和去耦環(huán)路電感）。

(2)從去耦電容為芯片提供所需電流的角度考慮，其容量應滿足其中，C為去耦電容值，ΔU為邏輯器件工作允許的最大偏壓降（一般取ΔU=20%UNI）。

(3)芯片開關電流ic的放電速度必須小于去耦電容電流的最大放電速度，即

(4)去耦電容的自諧振頻率f0必須大于芯片的最高諧波頻率fmax，即f0≥fmax。

因為實際使用的電容器總存在一定的引線電感，這些電感與電容將產(chǎn)生串聯(lián)諧振。在諧振頻率點處的阻抗最小，它為高頻電流所提供的通道阻抗最小，所以去耦效果最佳。所以諧振頻率將是使用去耦電容時應首先考慮的問題。計算引線電感的公式為式中，l為引線長度，r為引線半徑。自諧振頻率f0只考慮電容自身的等效串聯(lián)電感，而有效自諧振頻率fIS不僅包括等效串聯(lián)電感，還包括電容安裝到PCB上后增加的各種寄生電感（寄生電感包括電容盤墊電感、連接芯片與電容的導線電感、過孔電感等）。

3．并聯(lián)電容

研究表明,多重去耦合電容并聯(lián)的效果并不一定很好，在高頻最多只能有6dB的改善。6dB的限制來自于并聯(lián)電容的引腳電感。兩電容并聯(lián)時其總電容為兩電容之和，但是引腳并聯(lián)時提供了兩倍的接線寬度，使得接線電感增加而削弱了去耦效果。通常使兩個并聯(lián)電容（0.1μF和0.001μF）緊鄰在每一個電源引腳旁邊。在大容量電容的諧振頻率點以上，其阻抗隨頻率的增加而增加（電感性），而小電容仍呈電容性。在一些頻率范圍內(nèi)，小容量電容阻抗的降低值會大于大容量電容阻抗的增加值而居于主導地位，因此可達到比單一電容所能達到的阻抗較小值。在大容量電容諧振頻率與小容量電容諧振頻率之間，大容量電容呈感性而小容量電容呈容性，在此頻率范圍內(nèi)存在著一并聯(lián)LC電路，可能導致并聯(lián)諧振。在此諧振點附近，并聯(lián)電容的阻抗實際上會大于單一電容阻抗。

4．電容的物理特性

當邏輯元件轉(zhuǎn)換狀態(tài)時，去耦合電容應能提供所需要的電流。在兩層板上要使用去耦合電容以降低電源供應的波動；在多層板上且在低頻時一般不需要去耦合電容，因為在電源與地平面間所構(gòu)成的電容可提供所需電容量。其中，i為暫態(tài)電流，ΔU為允許的電源電壓波動，Δt為切換時間。在使用電源平面與地平面當作主要去耦合電容時，要考慮其諧振頻率。如果板子的諧振頻率與板子上所有集總電容的諧振頻率相同，在此頻率點會有一個很尖銳的諧振情況，需要使用額外的不同諧振點的去耦合電容來將電源平面的諧振頻率偏移。一個簡單的改變電源及接地平面諧振頻率的方法是改變兩個平面的間距。

一般來說,PCB的諧振頻率在200~400MHz之間，使用20H規(guī)則可增加諧振頻率2~3倍。當高速邏輯電路信號頻率高于PCB諧振頻率時，PCB會成為一個非故意的發(fā)射器，產(chǎn)生嚴重EMI問題。去耦合電容由于其本身的諧振限制也沒法解決這一問題，此時需要使用屏蔽方法以隔離干擾源與敏感元件。

5．電源及接地平面電容

電源與接地平面間的電容量取決于材料厚度、介電常數(shù)以及電源平面在堆疊中的層位置。其電容值可用式（11－6）來估算。

6．電容器的接腳長度電感

所有電容器都有接腳長度電感，貫穿孔也會增加其電感，應盡量降低接腳電感。11.5.7鐵氧體元件

用鐵氧體元件來抑制不想要的信號有以下三種途徑：

(1)把鐵氧體當成一個隔離導體、元件或電路的屏蔽物，以隔離散布的電磁場。

(2)當鐵氧體與電容合用時，可形成一低通濾波器。

(3)使用鐵氧體來防止寄生振蕩或是衰減沿著元件接角、內(nèi)部連接線或電纜耦合。

在EMC應用中特別使用了兩種特殊的電感類型：鐵氧體磁珠和鐵氧體磁夾。鐵氧體磁珠是單環(huán)電感，通常由單股導線穿過鐵氧體型材而形成單環(huán)。這種器件在高頻范圍的衰減為10dB，而直流的衰減量很小。類似鐵氧體磁珠，鐵氧體磁夾在高達兆赫茲的頻率范圍內(nèi)的共模（CM）和差模（DM）的衰減均可達到10~20dB。選擇鐵氧體是依據(jù)其呈現(xiàn)在電路中的阻抗而定的，阻抗又是基于材料的導磁系數(shù)而定的。實際鐵氧體材料的阻抗是電感性電抗和電阻性損失的串聯(lián)，二者都是隨頻率而變的。實數(shù)部分代表電阻性損失，虛數(shù)部分代表電感性電抗。在較低頻率時，阻抗主要是電阻性的，是材料導磁系數(shù)的函數(shù)，大多數(shù)不要的信號被反射回去；在較高頻率時，電感性電抗遞增，使得總阻抗很高，因而不要的信號被吸收。

當選擇鐵氧體材料時，必須知道所要抑制的頻率范圍以及要通過的頻率。不同鐵氧體族有不同的導磁系數(shù)、電感性電抗以及電阻性損失。導磁系數(shù)越高，諧振頻率越低。常用鐵氧體材料及其濾波范圍如表11－5所示。表11－5鐵氧體材料的頻率范圍11.5.8集成電路

1．集成電路封裝

現(xiàn)在集成電路有多種封裝結(jié)構(gòu)，對于分離元件，引腳越短，EMI問題越小。因為表貼器件有更小的安裝面積和更低的安裝位置，所以有更好的EMC性能，應首選表貼器件,甚至直接在PCB板上安裝裸片。IC的引腳排列也會影響EMC性能。電源線從模塊中心連到IC引腳的長度越短，它的等效電感越少。因此VCC與GND之間的去耦電容越近越有效。無論是集成電路、PCB板還是整個系統(tǒng)，時鐘電路都是影響EMC性能的主要因素。集成電路的大部分噪聲都與時鐘頻率及其多次諧波有關。因此無論電路設計還是PCB設計都應該考慮時鐘電路以降低噪聲。合理的地線、適當?shù)娜ヱ铍娙莺团月冯娙菽軠p小輻射。用于時鐘分配的高阻抗緩沖器也有助于減小時鐘信號的反射和振蕩。

對于使用TTL和CMOS器件的混合邏輯電路，由于其具有不同的開關/保持時間，會產(chǎn)生時鐘、有用信號和電源的諧波。為避免這些潛在的問題，最好使用同系列的邏輯器件。由于CMOS器件的門限寬，現(xiàn)在大多數(shù)設計者都選用CMOS器件,微處理器的接口電路也優(yōu)選這種器件。

CMOS器件也是設計微控制器接口首選的邏輯系列產(chǎn)品，這些微控制器也是基于CMOS技術(shù)制造的。

關于CMOS設備，一個重要方面就是其不用的輸入引腳要接地或接電源。在MCU電路中，噪聲環(huán)境可能引起這些輸入端運行混亂，還可導致MCU運行亂碼。

2．電壓校準

對于典型的校準電路，適當?shù)娜ヱ铍娙輵摫M可能近地放置在校準電路的輸出位置，因為在跟蹤過程中，距離在校準的輸出和負荷之間將會產(chǎn)生電感影響，并引起校準電路的內(nèi)部振動。一個典型例子是，在校準電路的輸入和輸出中，加上0.1μF的去耦電容可以避免可能的內(nèi)在振動并可過濾高頻噪聲。

除此之外，為了減少輸出脈動，要加上一個相對較大的旁路電容（10μF/A）。圖11－11演示了校準電路的旁路和去耦電容。電容要放到離校準裝置盡可能近的地方。圖11－11旁路與去耦調(diào)節(jié)器

3．線路終端

當電路在高速運行時，在源和目的間的阻抗匹配非常重要,因為錯誤的匹配將會引起信號反饋和阻尼振蕩,使得過量的射頻能量輻射或影響到電路的其他部分，引起EMI（電磁兼容性）問題。信號的端接有助于減少這些非預計的結(jié)果。

信號端接不但能減少在源和目的之間匹配阻抗的信號反饋和振鈴，而且也能減緩信號邊沿的快速上升和下降。有很多種信號端接的方法，每種方法都有其利弊。表11－6給出了一些信號端接方法的概要介紹。表11－6終端形式及其特性

（1）串聯(lián)/源端接。圖11－12演示了串聯(lián)/源端接（Series/SourceTermination）方法。在源ZS和分布式的線跡Z0之間，加上了源端接電阻RS，用來完成阻抗匹配。RS還能吸收負載的反饋。RS必須離源驅(qū)動電路盡可能地近。RS的值在等式Rs=（Z0-ZS）中是實數(shù)值,一般為15~75Ω。圖11－12串聯(lián)/源端接電路（2）并聯(lián)端接。圖11－13演示了并聯(lián)端接方法。附加一個并聯(lián)端接電阻Rp，這樣Rp∥ZL就和Z0相匹配了。但是這個方法對手持式產(chǎn)品不適用，因為Rp的值太?。ㄒ话銥?0Ω），而且這個方法很耗能量，還需要源驅(qū)動電路來驅(qū)動一個較高的電流（100mA@5V，50Ω）。由于Z0L、Cd

的值還使這個方法增加了一個小的延時。這里，Z0L=Rp∥ZL，Cd是負載的輸入分流電容。圖11－13并聯(lián)端接電路（3）RC端接。

圖11－14演示了RC端接方法。這個方法類似于并聯(lián)端接，但是增加了一個C1。和在并聯(lián)端接方法中一樣，R用于提供匹配Z0的阻抗。C1為R提供驅(qū)動電流并過濾掉從線跡到地的射頻能量。相比并聯(lián)端接，RC端接方法需要的源驅(qū)動電流更少。R和C1的值由Z0、Tpd（環(huán)路傳輸延遲）和Cd確定。時間常數(shù)RC=3Tpd。這里，R∥ZL=Z0，C=C1∥Cd。圖11－14

RC端接電路（4）戴維寧端接。

圖11－15演示了戴維寧端接方法。此電路由上拉電阻R1和下拉電阻R2組成，這樣就使邏輯高和邏輯低與目標負載相符。R1和R2的值由R1∥R2=Z0決定。R1+R2+ZL的值要保證最大電流不能超過源驅(qū)動電路容量。比如，R1=220Ω，R2=330Ω。這里Vcc是驅(qū)動電壓。圖11－15戴維寧端接電路（5）二極管端接。圖11－16演示了二極管端接（DiodeＴermination）方法。除了電阻被二極管替換以降低損耗之外，它與戴維寧端接方法類似。V1和V2用來限制來自負載的過多信號反射量。與戴維寧端接方法不同，二極管不會影響線性阻抗。對這種端接方法而言，選擇Schottky和快速開關二極管是比較好的。圖11－16二極管端接電路11.6

PCB的電磁兼容性分析商用軟件簡介

11.6.1

EMC仿真分析軟件簡介

1．MentorGraphics公司

MentorGraphics公司是業(yè)界著名的EDA解決方案及服務提供商，在PCB、FPGA、ASIC及整機系統(tǒng)領域提供獨到而且優(yōu)秀的技術(shù)、產(chǎn)品和服務。MentorGraphics主要提供了PADS、DxDesigner、Hyperlynx，用于電路原理圖輸入、PCB設計修改、設計規(guī)則驗證及電磁兼容分析。

Hyperlynx是應用最為廣泛的高速PCB信號完整性與電磁兼容性仿真工具，具有操作簡便、易于掌握的特點。它包括前仿真環(huán)境（LineSim）、后仿真環(huán)境（BoardSim）及多板分析功能，可以對PCB上頻率低至幾十兆赫茲或高達千兆赫茲以上的網(wǎng)絡進行信號完整性與電磁兼容性仿真分析，消除設計隱患，提高一版成功率。Hyperlynx兼容Mentor、Cadence、Zuken、Protel等所有格式的PCB設計文件，支持PCB層疊結(jié)構(gòu)和物理參數(shù)的提取與設定，支持各種傳輸線的阻抗規(guī)劃與計算，支持反射、串擾、損耗、過孔效應與電磁兼容性分析，并可通過匹配向?qū)楦咚倬W(wǎng)絡提供串行、并行及差分匹配等方案。

2．美國的Ansoft公司

Ansoft公司是全球最大的提供以電磁技術(shù)為核心的專業(yè)EDA廠商，成立于1984年，總部設于美國賓夕法尼亞州匹茲堡市，在全球主要國家和地區(qū)設有26個分公司和辦事機構(gòu)。近二十年來，Ansoft公司始終領導著世界電磁技術(shù)的發(fā)展方向，是全球最大的專業(yè)射頻/微波、信號完整性、電磁兼容和電磁干擾、電磁場及機電元件和系統(tǒng)領域仿真軟件供應商。Ansoft產(chǎn)品被廣泛用于電子設備、集成電路、通信、航空、航天、汽車、船舶及國防軍事部門。Ansoft軟件是從事射頻/微波、EMI/EMC、信號完整性以及電機/變壓器、機電系統(tǒng)領域設計人員的首選工具。Ansoft采用的是基于物理原型的EDA技術(shù)，為用戶提供的是一個完整的解決方案，而不是單個孤立點的工具。Ansoft的解決方案覆蓋了從系統(tǒng)、電路到部件級的設計及其協(xié)同仿真。它的三大產(chǎn)品線包括：高頻設計解決方案、信號完整性和電磁兼容/電磁干擾解決方案、機電系統(tǒng)解決方案。它的關鍵技術(shù)包括：自適應網(wǎng)格剖分技術(shù)、64位求解技術(shù)、大矩陣快速壓縮算法技術(shù)、全波Spice技術(shù)、PEEC技術(shù)及按需求解技術(shù)。

AnsoftEMI/EMC/SI解決方案包括：H