《FPGA數(shù)字信號處理設計流程》課件第5章

第5章圖形化工程設計流程及實現(xiàn)5.1常規(guī)設計流程5.2使用XILINXSystemGenerator的FPGA開發(fā)流程5.3SystemGenerator的重要功能5.4本章小結 5.1常規(guī)設計流程

5.1.1使用硬件描述語言的FPGA開發(fā)流程

使用硬件描述語言的FPGA開發(fā)流程如圖5.1.1所示，分成代碼描述、綜合、執(zhí)行和下載四個步驟。

首先，使用硬件描述語言對系統(tǒng)功能進行行為級的描述，可選擇的硬件描述語言通常為VHDL或Verilog，并使用相應的仿真軟件進行行為級仿真，如圖5.1.1所示。圖5.1.1硬件描述語言設計FPGA流程(一)

其次，對硬件描述語言代碼使用綜合工具進行綜合，并生成相應的FPGA網表文件?？蛇x用的綜合工具比較多，比如XILINX公司提供的XST(XILINXSynthesisTechnology)和Synopsys以及Leonardo等。VHDL或Verilog或兩者的混合都可用于描述系統(tǒng)。對綜合后的結果進行功能仿真后，如果仿真結果與系統(tǒng)要求一致，則進行下一步驟；否則返回上一步，修改代碼后再進行綜合和功能仿真，直至滿足設計要求，如圖5.1.2所示。圖5.1.2硬件描述語言設計FPGA流程(二)最后，根據(jù)綜合生成的網表文件以及FPGA的芯片資源分布進行布局布線，在布局布線后進行的時序仿真相對于之前的功能仿真多考慮了具體硬件帶來的時延。硬件時延會直接影響到信號的建立時間和保持時間，當系統(tǒng)時鐘頻率較低時影響較??；當系統(tǒng)時鐘頻率較高時，可能使得系統(tǒng)功能無法實現(xiàn)，可以通過優(yōu)化代碼或使用較多的硬件資源來獲得高處理速度，從而滿足設計要求。此處以及前文提到的行為級仿真、功能仿真和時序仿真都可在相應的仿真軟件中實現(xiàn)，如ModelSim等。布局布線完成后可生成用于下載到FPGA芯片的位流文件，最后在具體的芯片上驗證其是否滿足系統(tǒng)要求。如果不能滿足要求，同樣需要修改并優(yōu)化代碼或選用更高速的器件來實現(xiàn)，如圖5.1.3所示。圖5.1.3硬件描述語言設計FPGA流程(三)

5.1.2使用XILINXCOREGenerator的FPGA開發(fā)流程

在FPGA的整個設計開發(fā)過程中，模塊化的設計貫穿始終。利用模塊的復用性可以簡化設計，在不同的系統(tǒng)中，通常都需要用到實現(xiàn)相同功能的模塊，比如FIFO、UART等。XILINX等眾多公司給FPGA用戶或開發(fā)商提供了大量參數(shù)化且經優(yōu)化的IP(Intelligentproperty)核，可將其直接用于系統(tǒng)設計中，減少開發(fā)工作量，且在功能、速度和占用資源方面都有良好的性能。目前，提供的IP核已相當全面，包括基本邏輯、工業(yè)自動化、通信及網絡、數(shù)字信號處理、FPGA特征設計、數(shù)學函數(shù)、存儲器、標準總線接口等。毫不夸張地說，一個系統(tǒng)完全可以用多個IP核的組合來實現(xiàn)。針對XILINX公司的FPGA可使用XILINXCOREGenerator生成針對根據(jù)具體器件進行優(yōu)化的IP核，其開發(fā)設計流程如圖5.1.4所示。圖5.1.4使用COREGenerator設計FPGA流程(一)圖5.1.5使用COREGenerator設計FPGA流程(二)除此以外，還包括諸如CAST，Inc.、CheetahHi-Tech，Inc.、Synopsys、AvnetDesignServices、LynuxWorks,Inc.、PLDApplications、DigitalCoreDesign等眾多第三方公司提供的IP核。

使用IP核進行FPGA的開發(fā)相對于用硬件描述語言進行FPGA開發(fā)最大的優(yōu)點在于：IP核經用戶定制參數(shù)并由COREGenerator導出的代碼是經過優(yōu)化而且綜合考慮了處理速度和資源利用的。在硬件具體實現(xiàn)時，單個模塊在FPGA內具有固定的布局，不會受到其他模塊的干擾，保證了本模塊的最優(yōu)性能，如圖5.1.6(a)所示。由于其固定的布局，保證了其布線也能夠做到相對固定，如圖5.1.6(b)所示，確定并減小信號在傳輸過程中的時延，使得該模塊內信號的建立時間和保持時間也相對固定，有效提高了系統(tǒng)的處理速度和可靠性。圖5.1.6IP核布局布線特點

(a)固定的布局；(b)固定的布局布線5.2使用XILINXSystemGenerator的FPGA開發(fā)流程

傳統(tǒng)的FPGA開發(fā)流程需要編寫大量代碼，然后將代碼轉換成具體的硬件來實現(xiàn)，工作量大。但FPGA芯片上的資源是有限的，要想設計出高速、可靠且占用較少資源的系統(tǒng)，就要求開發(fā)人員對具體的FPGA芯片有一定的了解。雖然可以通過使用IP核來提高性能并降低開發(fā)難度，但在做系統(tǒng)設計時并不一定能獲得滿足功能要求的IP核，同時系統(tǒng)工程師難以面面俱到，這部分工作通常需要專業(yè)的硬件工程師來完成。SystemGenerator的出現(xiàn)旨在打破這樣的局面，讓對硬件不甚了解的系統(tǒng)工程師也可以進行FPGA的設計開發(fā)；讓不懂FPGA的人也可以使用FPGA。SystemGenerator的出現(xiàn)也順應了當代工業(yè)系統(tǒng)設計的發(fā)展潮流。集成電路技術的發(fā)展，給工業(yè)技術帶來了以下幾項新的發(fā)展趨勢：

功能強大的平臺化芯片成為主流，如FPGA、DSP。

系統(tǒng)具有高靈活性以應對不斷提高的工業(yè)標準。

多種設計方法——區(qū)分控制流和數(shù)據(jù)流。

在單一平臺上進行系統(tǒng)建模和實現(xiàn)。

通過半實物仿真來降低復雜系統(tǒng)的開發(fā)難度。在這些發(fā)展趨勢的推動下SystemGenerator應運而生。SystemGenerator模塊的參數(shù)化和設計的圖形化使得修改設計變得很方便；明確將控制流和數(shù)據(jù)流分開，使得設計結構清晰，設計方法多樣化；可在MATLAB/Simulink軟件平臺上進行系統(tǒng)建模和仿真，并直接導出硬件描述語言及位流文件下載FPGA；支持半實物仿真，可將整個系統(tǒng)或系統(tǒng)中的部分模塊下載到FPGA中，并在MATLAB/Simulink軟件平臺上進行實時的半實物仿真。

SystemGenerator在生成硬件描述語言代碼過程中調用了大量的IP核，代碼具有很高的執(zhí)行效率；圖形化的開發(fā)方式使得從設計框圖上很容易區(qū)分控制流和數(shù)據(jù)流；SystemGenerator工具箱具有強大的功能，使得不具備硬件工程師專業(yè)知識的系統(tǒng)工程師同樣可以進行FPGA開發(fā)。而消除系統(tǒng)工程師和FPGA開發(fā)人員之間的隔閡也是SystemGenerator的功能之一。傳統(tǒng)Simulink的FPGA開發(fā)流程如圖5.2.1所示。圖5.2.1傳統(tǒng)Simulink的FPGA開發(fā)流程

SystemGenerator為FPGA的開發(fā)提供了以下幾點優(yōu)勢：

為FPGA開發(fā)提供了系統(tǒng)級設計環(huán)境。從Simulink仿真到位流文件的生成具有集成的設計流程，并有MathWorks公司的MATLAB/Simulink軟件平臺、XILINX公司的FPGA執(zhí)行工具、硬件綜合語言綜合器以及龐大的IP核庫等眾多技術支持。

提供了豐富的算法、邏輯和數(shù)字信號處理函數(shù)(XILINXBlockset)庫。

高度算法提取，可配置任意精度的定點數(shù)包括數(shù)據(jù)的量化和飽和，在仿真時可選用雙精度的浮點數(shù)替代定點數(shù)。

半實物仿真以提高系統(tǒng)驗證效率。目前支持SystemGenerator的器件有Virtex、Virtex-E、Virtex-2、Virtex-2Pro、Virtex-4、Virtex-5、Spartan-2、Spartan-2E、Spartan-3、Spartan-3E和Spartan-3A。使用SystemGenerator可以完成如下工作，從而減少FPGA開發(fā)工作量。

硬件布局布線。

模塊層次化的綜合硬件描述語言代碼。

自動使用COREGenerator工具來調用IP核。

生成ISE工程以簡化設計流程。

生成硬件描述語言的testbench測試文件和測試向量。

生成xcf約束文件和用于ModelSim仿真的do文件。

實現(xiàn)硬件描述語言和SystemGenerator模塊的協(xié)同仿真。使用SystemGenerator進行FPGA的開發(fā)流程如圖5.2.2所示。首先使用MATLAB/Simulink進行系統(tǒng)算法的建模仿真，產生后綴為mdl的Simulink文件；其次用SystemGenerator自動生成在ISE中進一步處理的寄存器傳輸級(RegisterTransferLevel，RTL)和IP核代碼，同時生成在ModelSim中仿真用到的testbench測試文件；然后在ModelSim中驗證系統(tǒng)是否滿足設計要求，在ISE軟件中完成XILINX執(zhí)行流程后生成位流文件，最后下載到FPGA完成整個設計流程。圖5.2.2SystemGenerator的FPGA開發(fā)流程(一)如前文所述，SystemGenerator的出現(xiàn)其目的之一就是消除系統(tǒng)工程師和FPGA開發(fā)人員之間的隔閡，讓系統(tǒng)工程師也可以開發(fā)FPGA，工程師不再需要自行編寫硬件描述語言代碼，改由SystemGenerator根據(jù)MATLAB/Simulink中的仿真模型自動生成。如圖5.2.3所示。圖5.2.3SystemGenerator的FPGA開發(fā)流程(二)圖5.2.4SystemGenerator的FPGA開發(fā)流程(三)圖5.2.5SystemGenerator的FPGA開發(fā)流程(四) 5.3SystemGenerator的重要功能

5.3.1硬件描述語言協(xié)同仿真

軟件支持將由硬件描述語言編寫的功能模塊導入到SystemGenerator，并以黑箱的形式出現(xiàn)在MATLAB/Simulink中，調用ModelSim或ISE進行仿真，也可以將SystemGenerator導出的硬件描述語言作為組件例化到其他工程中。例1BlackBox的使用

本例將用VHDL語言編寫的轉置FIR濾波器導入到SystemGenerator中，并從SystemGenerator中啟動ModelSim進行仿真。實驗步驟如下：

1)建立模型

將MATLAB的工作路徑改為C:\SG\exercise\black_box\。

打開C:\SG\exercise\black_box\blackbox.mdl。

將XILINXBlockset→BasicElements庫中的BlackBox模塊放到blackbox.mdl窗口中，如圖5.3.1所示。自動跳出如圖5.3.2所示對話框，打開頂層代碼transpose_fir.vhd，同時自動生成transpose_fir_config.m文件。mac.vhd為乘加計算功能模塊，可以在transpose_fir.vhd中被調用。

在transpose_fir_config.m中的第26行，將UFix_26_0改為Fix_26_13，將BlackBox模塊的輸出定為帶13位小數(shù)的26位定點數(shù)。

在第66行加入this_block.addFile('mac.vhd')，調用mac.vhd。

保持并關閉transpose_fir_config.m窗口。圖5.3.1BlackBox模塊圖5.3.2導入硬件描述語言圖5.3.3BlackBox模塊鏈接圖將XILINXBlockset→Tools庫中的ModelSim模塊放入blackbox.mdl窗口。

雙擊BlackBox模塊，將Simulationmode選為Externalco-simulator；在HDLco-simulatortouse(specifyhelperblockbyname)內輸入ModelSim，指定使用ModelSim進行仿真。BlackBox模塊參數(shù)設置如圖5.3.4所示。圖5.3.4BlackBox模塊參數(shù)設置

2)?ModelSim與Simulink協(xié)同仿真

單擊StartSimulation開始仿真，SG自動啟動ModelSim軟件對HDL代碼進行仿真，并將仿真結果傳回MATLAB/Simulink，如圖5.3.5所示。圖5.3.5啟動ModelSim仿真雙擊Scope模塊，并單擊Autoscale查看仿真結果。InputSignal信號為BlackBox模塊的輸入信號，為兩個正弦信號的混疊；OutputSignal信號為BlackBox模塊的輸出信號。從仿真結果可見，BlackBox模塊亦即轉置FIR濾波器濾除了輸入信號中的高頻信號。BlackBox仿真結果如圖5.3.6所示。圖5.3.6BlackBox仿真結果例2將SystemGenerator的設計結果用于其他工程

本例將SystemGenerator中存有的正弦波ROM轉換成VHDL代碼，并將該代碼例化到另一VHDL代碼中，最后在ModelSim中進行仿真。實驗步驟如下：

1)?MATLAB/Simulink中仿真

將MATLAB的工作路徑改為C:\SG\exercise\component\。

打開C:\SG\exercise\component\comp.mdl。

單擊StartSimulink開始仿真。ROM模塊根據(jù)地址輸入(如圖5.3.7中的三角波)，輸出對應正弦波。圖5.3.7正弦波ROM仿真結果

2)導出網表文件，并例化設計模塊

雙擊comp.mdl窗口中的SystemGenerator模塊，設定Compilation為NGCNetlist。單擊Apply按鈕后再單擊Generate，SG開始編譯、綜合并生成相關文件，如圖5.3.8所示。

完成后單擊OK按鈕。

在地址C:\SG\exercise\component下生成ngc_netlist文件夾。

其中comp_cw.vho包括導出模型的組件聲明(COMPONENTDeclaration)和例化模板(INSTANTIATIONTemplate)。

將ngc_netlist文件夾中的所有以mif為后綴的文件復制到其父文件夾component下。

打開C:\SG\exercise\component\top.vhd文件。

將top.vhd中的第33～43行和第54～58行的說明符“--”刪去，保存并關閉。圖5.3.8生成VHDL代碼并編譯綜

3)在ModelSim中仿真

打開ModelSim，在Transcript窗口中輸入cdC:\SG\exercise\component，將當前路徑改為C:/SG/exercise/component。

在Transcript窗口中輸入dosim.do，開始仿真，得到如圖5.3.9所示仿真結果。圖5.3.9ModelSim中的仿真結果5.3.2硬件驗證

要進行硬件協(xié)同仿真即半實物仿真，首先需要將FPGA芯片與PC機相連，然后實現(xiàn)軟硬件數(shù)據(jù)交換，XILINX公司提供的JTAG、USB、PCI和以太網多種方式可以實現(xiàn)軟硬件

互聯(lián)。

SystemGenerator中預置的硬件協(xié)同仿真的器件有：

XtremeDSP開發(fā)板(Virtex-4,Virtex-2Pro)

ML402開發(fā)板(Virtex-4)

多媒體開發(fā)板(Virtex-2)如果用到其他的FPGA芯片或開發(fā)板，需要用戶經過一個簡單的向導程序，將相應的芯片及開發(fā)板信息整合到SystemGenerator中。如果使用以太網接口，需要使用MicroBlaze和SystemACE配置以太網接口，EMACOPB外圍設備實現(xiàn)通信握手，并通過十兆或百兆以太網互聯(lián)。例3硬件協(xié)同仿真

本例使用CoreGenerator通過定制乘加FIR濾波器IP核生成VHDL代碼，并導入SystemGenerator中，通過USB數(shù)據(jù)線將Spartan-3E開發(fā)板與PC機相連，進行硬件協(xié)同仿真。實驗步驟如下：

1)生成MACFIRIP核

單擊開始→所有程序→XILINXISE8.2i→Accessories→CoreGenerator，打開CoreGenerator。

單擊Createnewproject，新建一個新工程。

將路徑改為C:\SG\exercise\hw_cosim，單擊OK按鈕確定，如圖5.3.10所示；然后會提示該地址不存在，單擊Yes按鈕進行創(chuàng)建，如圖5.3.11所示。圖5.3.10CoreGenerator中新建工程圖5.3.11確認創(chuàng)建文件夾選擇器件為Spartan-3E，xc3s500e，fg320，-4，單擊OK按鈕確定，如圖5.3.12所示。圖5.3.12器件選擇選擇MACFIRFilterIP核，并雙擊，打開配置對話框，如圖5.3.13所示。圖5.3.13IP核選擇

MACFIR的配置包括5頁，每頁的配置如下：

第一頁

在ComponentName中輸入fir

選擇SingleRateFIR

設定Channels為1

第二頁

設定Taps為92

ImpulseResponse類型選為Symmetric

設定CoefficientWidth為12

設定NumberofCoefficientSets為1

選定CoefficientType為Signed

選定CoefficientBufferType為BlockMemory第三頁

DataWidth設為8

DataType設為Signed

DataBufferType設為BlockRAM

單擊LoadCoefficients并選擇C:\SG\exercise\hw_cosim\coef.coe作為濾波器設計參數(shù)

第四頁

PerformanceOptimization設為Auto

SystemClockRate設為276MHz

InputSampleRate設為3MHz

RegisteredOutput設為Checked第五頁

顯示配置參數(shù)，注意其中Width(=27)和Latency(=57)，單擊Generate開始生成相關文件。

完成后跳出ReadmeFile窗口，顯示生成文件列表及其內容，單擊OK按鈕確定。圖5.3.14導出文件列表其中fir.mif，COEF_BUFFER.mif，fir.edn，fir.vhd和fir.vho五個文件在以后步驟中需要使用。

關閉XILINXCOREGenerator。

打開C:\SG\exercise\hw_cosim\fir_blackbox.vhd。

刪除u1組件的注釋符，即37～43行的注釋符。保存后關閉文件。

2)完成MACFIR模型設計

將MATLAB工作路徑改為C:\SG\exercise\hw_cosim\。

打開C:\SG\exercise\hw_cosim\hdlcosim.mdl模型。

將XILINXBlockset→BasicElements庫中的BlackBox模塊放入hdlcosim.mdl，并打開fir_blackbox.vhd，如圖5.3.15所示連接模塊。

在生成的fir_blackbox_config.m文件中的第26行，將“UFix_27_0”改為“Fix_27_0”；第66行后插入：

this_block.addFile('coregen\fir.edn');

this_block.addFile('coregen\COEF_BUFFER.mif');

this_block.addFile('coregen\fir.mif');

this_block.addFile('coregen\fir.vhd');圖5.3.15硬件描述語言協(xié)同仿真模塊圖保存并關閉文件。

雙擊BlackBox模塊，將Simulationmode設為ISESimulator。

單擊Startsimulation開始仿真，會提示有如下警告(如圖5.3.16所示)，并不影響仿真進行。圖5.3.16硬件描述語言協(xié)同仿真警告圖5.3.17硬件描述語言協(xié)同仿真結果

3)硬件協(xié)同仿真

將hdlcosim.mdl在相同路徑下另存為hwcosim.mdl，雙擊SystemGenerator模塊，打開NewCompilationTarget…對話框，如圖5.3.18所示。圖5.3.18配置新硬件協(xié)同仿真器件單擊圖5.3.19中的Load按鈕。圖5.3.19導入新器件參數(shù)導入C:\SG\compilation\sp3e_starter_kit\spartan_3e_starter_kit.xml文件。

單擊SaveZip按鈕，保存當前設置，如圖5.3.20所示，保存到C:\SG\exercise\hw_cosim\spartan_3e_starter_kit.zip。如果使用其他開發(fā)板，相應的zip文件可從網站上下載。圖5.3.20導出新器件配置文件確認MATLAB的當前工作路徑和spartan_3e_starter_kit.zip文件所在路徑一致，在MATLAB的CommandWindow中輸入xlInstallPlugin('spartan_3e_starter_kit.zip')，單擊OK按鈕確定，如圖5.3.21所示。圖5.3.21更新SystemGenerator預置器件庫設定Compilation為HardwareCo-Simulation→Spartan-3EStarterKit，如圖5.3.22所示。

將TargetDirectory改為?./netlist_hw，并單擊Generate開始生成相關文件。

生成hwcosim模塊，如圖5.3.23所示。圖5.3.22啟用新器件參數(shù)配置圖5.3.23硬件協(xié)同仿真模塊將hwcosim模塊拷貝至hwcosim.mdl，如圖5.3.24所示連接模塊。圖5.3.24硬件協(xié)同仿真模塊連接圖給FPGA開發(fā)板上電，并用USB與PC機相連。

單擊Startsimulation開始仿真，SystemGenerator自動將位流文件下載到FPGA中，如圖5.3.25所示。

雙擊Scope模塊查看仿真結果。SystemGenerator仿真結果和硬件協(xié)同仿真結果幾乎完全一致，如圖5.3.26所示。圖5.3.25位流文件下載圖5.3.26硬件協(xié)同仿真結果5.3.3系統(tǒng)在線調試

SystemGenerator提供了使用ChipScopePro或共享存儲器(SharedMemory)兩種方法實現(xiàn)系統(tǒng)在線調試，這兩種方法可以利用各自的調試工具來獲得可視化的測試信號，可以模擬量(analog)或邏輯量(Logic)兩種模式顯示信號，并支持十六進制，十進制和二進制數(shù)，允許在模型中與參考信號進行比較。

使用ChipScopePro進行在線調試需要在Simulink模型設計中插入ChipScopePro模塊，在FPGA中插入ChipScope探頭，通過JTAG接口實時地進行芯片內部信號檢測。如果使用共享存儲器的方式，需要由FPGA硬件、Simulink模塊、MATLAB控制臺或命令提示符工具提供一個獨立的共享地址空間，將FPGA芯片中的數(shù)據(jù)實時地存儲到這一空間中，然后再讀到Simulink中，簡化系統(tǒng)在線調試。例4ChipScope系統(tǒng)在線調試

本例在Simulink模型中插入一個ChipScope模塊，設定好FPGA具體管腳功能，直接生成位流文件。然后使用ChipScopePro軟件將位流文件下載到FPGA芯片，并將檢測到的信號反饋給開發(fā)人員。實驗步驟如下：

1)建立模型

將MATLAB工作路徑設為C:\SG\exercise\chipscope\。

打開C:\SG\exercise\chipscope\chipscope.mdl。

將XILINXBlockset→BasicElements庫中的Slice模塊、XILINXBlockset→Math庫中的SineCosine模塊和XILINXBlockset→Tools庫中的ChipScope模塊放入chipscope.mdl窗口中。雙擊SineCosine模塊，選定Function為SineandCosine。

雙擊ChipScope模塊，在Triggers欄中選擇Numberoftriggerports為1；TriggerSettings欄中設定Matchtype為Extended；Numberofdataports設定為2。

雙擊GatewayOut模塊，選中SpecifyIOBlocationconstraints，在IOBpadlocation(cellarry{'MSB',…,'LSB'})中輸入“{'F12'}”，對應Spartan-3E開發(fā)板上右下角一排LED中最右邊的LD0。

將GatewayOut1、GatewayOut2和GatewayOut3模塊的Translateintooutputport項取消。

如圖5.3.27所示連接各模塊。圖5.3.27使用ChipScope模塊的模型連接圖

2)?Simulink中仿真

單擊Startsimulation開始仿真，仿真結果如圖5.3.28所示。圖5.3.28Simulink中的仿真結果

3)生成位流文件

雙擊SystemGenerator模塊，選擇Compilation為Bitstream；Part為Spartan3exc3s500e-4fg320。FPGAclockperiod(ns)為20；Clockpinlocation為C9。Spartan-3E的開發(fā)板FPGA芯片外部晶振接C9管腳，頻率為50MHz。如圖5.3.29所示。圖5.3.29選擇所用芯片單擊Generate開始生成相關文件，如圖5.3.30所示。圖5.3.30導出相關文件

4)下載程序到FPGA并用ChipScope軟件查看FPGA內部信號

給Spartan-3E開發(fā)板上電，并通過USB連接PC機。

打開ChipScopeProAnalyzer，如圖5.3.31所示。圖5.3.31打開ChipScopeProAnalyzer單擊OpenCable/SearchJTAGChain，開始搜索支持的可編程器件，如圖5.3.32所示。圖5.3.32搜索器件搜索到如圖5.3.33所示的三個器件，單擊OK按鈕確定。圖5.3.33器件列表圖5.3.34配置器件單擊SelectNewFile，選擇C:\SG\exercise\chipscope\netlist\chipscope_cw.bit位流文件并打開，單擊OK按鈕確定，如圖5.3.35所示。圖5.3.35選擇下載位流文件此時開始將程序下載到FPGA芯片，完成后可以看到LD0被點亮。其信號應為占空比為50%的方波信號，即為圖5.3.28中最上方的信號，但由于頻率較高，人眼觀察到的LD0為保持點亮狀態(tài)。

展開ChipScopeProAnalyzer左側Signals:DEV:0UNIT:0欄中的DataPort，如圖5.3.36所示。

將CH:0DataPort[0]～CH:7DataPort[7]設為總線，命名為sin。

將CH:8DataPort[8]～CH:15DataPort[15]設為總線，命名為cos。圖5.3.36多路信號合成總線單擊上步建立的cos總線，選擇BusRadix→SignedDecimal，對sin總線作同樣處理，如圖5.3.37所示。圖5.3.37選擇顯示碼制出現(xiàn)如圖5.3.38所示對話框后單擊OK按鈕確定。圖5.3.38十進制顯示參數(shù)選擇將ChipScopeProAnalyzer右側TriggerSetup欄中Value值設為0000_0000，如圖5.3.39所示。圖5.3.39設定信號捕獲觸發(fā)條件雙擊ChipScopeProAnalyzer左側NewProject欄中BusPlot項，如圖5.3.40所示。圖5.3.40選擇捕獲信號顯示方式在新打開的BusPlot窗口中的