8086CPU的總線操作與時(shí)序課件

1.時(shí)鐘週期(T狀態(tài)週期ClockCycle)T1T2T3T47.1時(shí)鐘週期、匯流排週期和指令週期微處理器內(nèi)部操作的最基本時(shí)鐘單元，寬度為時(shí)鐘信號(hào)相鄰兩上升沿之間的時(shí)鐘間隔。2.機(jī)器週期(匯流排週期BusCycle)微機(jī)處理器BIU與外部電路之間進(jìn)行一次數(shù)據(jù)傳送操作所佔(zhàn)用的時(shí)間，包含若干個(gè)時(shí)鐘週期。T1T2T3T4TIT1T2T3T4匯流排週期匯流排週期地址數(shù)據(jù)地址ADCLK數(shù)據(jù)3.指令週期(InstructionCycle)執(zhí)行一條指令所需要的時(shí)間，由一至若干個(gè)機(jī)器週期組成。7.2系統(tǒng)的複位操作8086CPU的RESET引腳是用於系統(tǒng)複位的，可完成系統(tǒng)複位和啟動(dòng)操作，複位時(shí)，CPU內(nèi)部的寄存器狀態(tài)為：標(biāo)誌寄存器FR、指令指針I(yè)P、段寄存器DS、SS、ES清零，指令佇列清空，段寄存器CS置為FFFFH。實(shí)際上，除了CS外，所有內(nèi)部寄存器都清零。啟動(dòng)後，從記憶體的FFFF0H開(kāi)始執(zhí)行程式，F(xiàn)FFF0H處一般存放一條無(wú)條件轉(zhuǎn)移指令，轉(zhuǎn)向系統(tǒng)程式的入口地址。8086CPU複位時(shí)序圖至少四個(gè)時(shí)鐘週期CLKREST內(nèi)部REST控制線ALE、

HLDA地址線7.3匯流排操作與時(shí)序Intel8086微處理器採(cǎi)用匯流排複用操作方式8086的16位數(shù)據(jù)匯流排和地址匯流排的低16位是共用的，典型的匯流排週期如圖T1T2T3T4TIT1T2T3T4匯流排週期匯流排週期地址數(shù)據(jù)地址ADCLK數(shù)據(jù)在沒(méi)有插入等待時(shí)鐘週期TW的情況下，匯流排週期由4個(gè)時(shí)鐘週期組成，即圖中T1、T2、T3、T4在T1期間CPU把記憶體或外設(shè)的地址放到匯流排上，這些地址資訊由ALE控制鎖存到地址鎖存器中，以便使匯流排上可以傳送數(shù)據(jù)資訊。T2期間分時(shí)複用的地址/數(shù)據(jù)匯流排處?kù)陡咦钁B(tài)，以便為讀入或?qū)懗鰯?shù)據(jù)作準(zhǔn)備。在T3和T4期間，讀或?qū)懙臄?shù)據(jù)出現(xiàn)在匯流排上，以使完成讀或?qū)懙牟僮?。等待週期TW：T1T2T3TW一個(gè)匯流排週期數(shù)據(jù)輸入地址輸出T4READY地址匯流排READY信號(hào)的定時(shí)波形如果在T3週期結(jié)束之前，記憶體或外設(shè)未準(zhǔn)備好數(shù)據(jù)傳送，就要啟動(dòng)輸入CPU的READY線使之變低電平，從而在T3和T4之間插入一個(gè)或多個(gè)TW等待週期，直到READY變高，轉(zhuǎn)入T4週期，完成讀寫(xiě)操作?？臻f狀態(tài)週期TI：8086執(zhí)行部件EU和匯流排介面部件BIU在一定程度上獨(dú)立並行工作，只有當(dāng)BIU為了填滿指令佇列或EU執(zhí)行指令需要與外部交換數(shù)據(jù)時(shí)，申請(qǐng)一個(gè)匯流排週期，此時(shí)BIU才執(zhí)行一個(gè)匯流排週期。因此在兩個(gè)匯流排週期之間，可能會(huì)存在一些BIU空閒時(shí)鐘週期。一、8086讀匯流排週期T1T2T3T4一個(gè)匯流排週期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAINAD15~AD0ALE低=I/O，高=MM/IORDDT/RDENA15~A0舉例二、8086具有等待狀態(tài)的讀匯流排週期T1T2T3TW一個(gè)匯流排週期CLKA19~A16A19/S6~A16/S3BHE/S7DATAINAD15~AD0ALE低=I/O，

高=MM/IORDDT/RDENA15~A0T4READYWAITREADYS6~S3三、8086寫(xiě)匯流排週期T1T2T3T4一個(gè)匯流排週期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAOUTAD15~AD0ALE高=I/O，低=MM/IOWRDT/RDENA15~A0四、8086具有等待狀態(tài)的寫(xiě)匯流排週期T1T2T3T4一個(gè)匯流排週期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAOUTAD15~AD0ALE高=I/O，低=MM/IOWRDT/RDENA15~A0TWREADYWAITREADY五、8086最小模式下的匯流排保持~~~~~~~~T4ORTICLKHOLDHLDAAD15~AD0A19/S6~A16/S3六、8086中斷回應(yīng)週期T1T2T3T4T1T2T3T4向量類(lèi)型ALEAD0~AD15INTADENCLK第一個(gè)中斷回應(yīng)週期第二個(gè)中斷回應(yīng)週期eg.使AX清零MOVAX,0 三位元組4TSUBAX,AX 二位元組3TXORAX,AX 二位元組3Teg.MOVAX,[2000H] 設(shè)

DS=1000H，[12000H]=67H，[12001H]=45HT1T2T3T4一個(gè)匯流排週期CLKA19~A16S6~S3A19/S6~A16/S3BHE/S7DATAINAD15~AD0ALEM/IORDA15~A0001000000000000000014567HBHE為低M/IO為高AX=4567H在T1的前半周時(shí)，CPU把記憶體或外設(shè)端口地址放入AD0~AD15和A16/S3~A19/

S6。M/IO信號(hào)有效，如果是記憶體讀，則M/IO線為高電平；如果是外設(shè)讀操作，則M/IO為低電平。該信號(hào)從T1開(kāi)始維持到T4結(jié)束，BHE/S7信號(hào)也在T1時(shí)刻選通，以指明高8位數(shù)據(jù)匯流排上的資訊是可用的。地址和BHE/S7輸出同時(shí)，ALE變?yōu)楦唠娖剑蠹s經(jīng)過(guò)半個(gè)週期，在T1後半周變?yōu)榈碗娖剑湎陆笛厥沟刂焚Y訊鎖存到鎖存器中。DT/R輸出為低電平，表明此時(shí)進(jìn)行了是匯流排讀操作。RD信號(hào)變?yōu)榈碗娖?，指示本週期進(jìn)行讀操作。DEN信號(hào)變?yōu)榈碗娖?，該信?hào)通常用於控制雙向數(shù)據(jù)匯流排緩衝器的數(shù)據(jù)傳輸操作。上述RD和DEN信號(hào)維持到T4開(kāi)始。在T2的前半周時(shí)，結(jié)束地址資訊的輸出，AD0~AD15變?yōu)楦咦钁B(tài)，A16/S3~A19/

S6和BHE/S7輸出週期狀態(tài)資訊，並維持到T4。在基本匯流排週期T3狀態(tài)，記憶體單元或I/O端口將數(shù)據(jù)送到數(shù)據(jù)匯流排上。CPU通過(guò)AD15~AD0接收數(shù)據(jù)。在T4狀態(tài)和前一個(gè)狀態(tài)交界的下降沿處，CPU對(duì)數(shù)據(jù)匯流排進(jìn)行採(cǎi)樣，從而獲得數(shù)據(jù)。

CPU在T3狀態(tài)前沿對(duì)READY信號(hào)進(jìn)行採(cǎi)樣，如果READY為低，即說(shuō)明記憶體和外設(shè)尚未準(zhǔn)備好，CPU就會(huì)在T3和T4之間自動(dòng)插入一個(gè)或幾個(gè)等待狀態(tài)TW，CPU在某每個(gè)TW前沿處對(duì)READY信號(hào)進(jìn)行採(cǎi)樣，直至CPU接收到高電平的READY信號(hào)後，再把TW的狀態(tài)執(zhí)行完，脫離TW，進(jìn)入T4。在T1的前半周時(shí)，CPU把記憶體或外設(shè)端口地址放入AD0~AD15和A16/S3~A19/

S6。M/IO信號(hào)有效，如果是記憶體寫(xiě)，則M/IO線為高電平；如果是外設(shè)寫(xiě)操作，則M/IO為低電平。該信號(hào)從T1開(kāi)始維持到T4結(jié)束，BHE/S7信號(hào)也在T1時(shí)刻選通，以指明高8位數(shù)據(jù)匯流排上的資訊是可用的。地址和BHE/S7輸出同時(shí)，ALE變?yōu)楦唠娖剑蠹s經(jīng)過(guò)半個(gè)週期，在T1後半周變?yōu)榈碗娖剑湎陆笛厥沟刂焚Y訊鎖存到鎖存器中。DT/R輸出為高電平，表明此時(shí)進(jìn)行了是匯流排寫(xiě)操作。WR信號(hào)變?yōu)榈碗娖?，指示本週期進(jìn)行寫(xiě)操作。DEN信號(hào)變?yōu)榈碗娖?，該信?hào)通常用於控制雙向數(shù)據(jù)匯流排緩衝器的數(shù)據(jù)傳輸操作。上述RD和DEN信號(hào)維持到T4開(kāi)始。地址信號(hào)發(fā)出之後，CPU立即從AD0~AD15發(fā)出要寫(xiě)到存儲(chǔ)單元或I/O端口的數(shù)據(jù)，A16/S3~A19/

S6和BHE/S7輸出週期狀態(tài)資訊，並維持到T4

狀態(tài)。在T3狀態(tài)，CPU繼續(xù)提供狀態(tài)資訊和數(shù)據(jù)，並且繼續(xù)維持WR、M/IO及DEN信號(hào)為有效電平。在T4狀態(tài)，CPU認(rèn)為記憶體或外設(shè)端口已經(jīng)完成數(shù)據(jù)的寫(xiě)入，因而，數(shù)據(jù)從數(shù)據(jù)匯流排上被撤除，各控制信號(hào)線和狀態(tài)信號(hào)線也進(jìn)入無(wú)效狀態(tài)。此時(shí)DEN信號(hào)總是進(jìn)入高電平，從而使匯流排收發(fā)器不工作。如果系統(tǒng)中設(shè)置READY電路，並且CPU在T3狀態(tài)的一開(kāi)始未收到“準(zhǔn)備好”信號(hào)，那麼，會(huì)在狀態(tài)T3和T4之間插入一個(gè)或幾個(gè)等待週期。直到在某個(gè)TW的前沿處，CPU採(cǎi)樣到“準(zhǔn)備好”信號(hào)後，便將TW狀態(tài)作為最後一個(gè)等待狀態(tài)。執(zhí)行完TW狀態(tài)後進(jìn)入T4狀態(tài)。在TW狀態(tài)，匯流排上所有控制信號(hào)的情況和T3時(shí)一樣，數(shù)據(jù)匯流排上也仍然保持要寫(xiě)入的數(shù)據(jù)。在每個(gè)時(shí)鐘脈衝的上升沿，CPU會(huì)對(duì)HOLD引腳信號(hào)進(jìn)行採(cǎi)樣。如果檢測(cè)HOLD處?kù)陡唠娖綘顟B(tài)，並且在允許讓出匯流排週期的T4狀態(tài)或者空閒狀態(tài)TI之後的下一個(gè)時(shí)鐘週期，CPU把HLDA變?yōu)橛行В尦鰠R流排控制權(quán)。如果發(fā)出請(qǐng)求設(shè)備將HOLD變?yōu)榈碗娖剑珻PU收回匯流排控制權(quán)。CPU一旦讓出匯流排控制權(quán)，便使地址/數(shù)據(jù)引腳、地址/狀態(tài)引腳以及控制信號(hào)引腳RD、WR、INT