數(shù)字電子技術(shù)項目教程 課件全套 孫玲 項目1-7 三人表決器的設(shè)計與制作 - 交通燈控制器的設(shè)計與制作

任務(wù)1.1邏輯代數(shù)基礎(chǔ)

任務(wù)1.2集成邏輯門電路

任務(wù)1.3用Multisim完成門電路邏輯功能的仿真測試及邏輯函數(shù)的化簡與變換

任務(wù)1.4三人表決器的設(shè)計、仿真與制作任務(wù)1.1邏輯代數(shù)基礎(chǔ)1.1.1概述1.數(shù)字信號和數(shù)字電路在電子電路中可將所處理的信號分成兩大類:一類是模擬信號,另一類是數(shù)字信號。所謂模擬信號,是指在時間上和幅值上都是連續(xù)變化的信號,如溫度、壓力、速度等物理量通過傳感器變成的電信號,都是模擬信號。典型的模擬信號是正弦波,如圖11(a)所示。用來傳遞、加工和處理模擬信號的電子電路,稱為模擬電路。所謂數(shù)字信號,是指在時間上和幅值上都是斷續(xù)變化的離散信號,如記錄生產(chǎn)零件個數(shù)的記錄信號、燈光閃爍等信號都屬于數(shù)字信號。典型的數(shù)字信號是矩形波,如圖11(b)所示,其高電平和低電平常用1和0來表示。用來傳遞、加工和處理數(shù)字信號的電子電路,稱為數(shù)字電路。2.數(shù)字電路的優(yōu)點與模擬電路相比,數(shù)字電路的主要優(yōu)點如下:(1)便于高度集成化、系列化生產(chǎn),通用性強,成本低。由于數(shù)字電路采用二進制,而二進制的兩個數(shù)碼可用電路的兩個狀態(tài)來表示,因此構(gòu)成的基本單元電路結(jié)構(gòu)簡單,電路容易制造,集成度高,通用性強,成本較低。(2)工作可靠性高,抗干擾能力強。數(shù)字信號用1和0來表示信號的有和無,因此數(shù)字電路很容易辨別信號,從而大大提高了電路工作的可靠性。同時數(shù)字信號不易受到噪聲干擾,它有很強的抗干擾能力。(3)數(shù)字信息便于存儲、加密、壓縮、傳輸和再現(xiàn)。借助某種介質(zhì)(如磁盤、光盤等)可將數(shù)字信息長期保存下來,并且容易進行加密、壓縮、傳輸和再現(xiàn)等處理。(4)保密性好。數(shù)字信息容易進行加密處理,不易被竊取。3.時鐘波形和數(shù)字波形1)時鐘波形時鐘波形是數(shù)字系統(tǒng)用于控制和協(xié)調(diào)整個系統(tǒng)工作所必需的精確時鐘節(jié)拍,又稱為時鐘脈沖,常用CP表示。它為周期性數(shù)字波形,有一定的周期、頻率、寬度和幅度,如圖1-2(a)所示。時鐘波形的主要參數(shù)如下:(1)脈沖幅值(Um):脈沖電壓波形變化的最大值,單位為伏(V)。(2)脈沖周期(T):相鄰兩個脈沖波形重復(fù)出現(xiàn)所需的時間,單位為秒(s)。(3)脈沖頻率(f):每秒時間內(nèi)脈沖出現(xiàn)的次數(shù),單位為赫(Hz)。f=1/T。(4)脈沖寬度(tw):單個脈沖持續(xù)的時間,單位和周期相同。(5)占空比(q):脈沖寬度tw與脈沖周期T的比值,即q=tw/T,它是描述脈沖波形疏密的參數(shù)。(6)上升沿、下降沿:脈沖由低電平躍變?yōu)楦唠娖降囊贿叿Q為上升沿(正沿),脈沖由高電平躍變?yōu)榈碗娖降囊贿叿Q為下降沿(負沿)。2)數(shù)字波形數(shù)字系統(tǒng)處理的二進制信息可用波形來表示,它只有0或1兩個取值,沒有定義的脈沖周期和脈沖寬度。因此,數(shù)字波形為非周期性波形。如圖12(b)所示,圖中數(shù)字波形的數(shù)據(jù)序列為110100010。當數(shù)字波形和時鐘波形同步時,數(shù)字波形的變化與時鐘波形的變化是同時的,如圖1-2(b)所示。由圖可看出:時鐘波形到來時,數(shù)字波形不一定發(fā)生變化,但數(shù)字波形的變化一定發(fā)生在時鐘波形變化的時刻(本例為時鐘波形的上升沿)。這種根據(jù)時間畫出各信號之間關(guān)系的波形圖稱為時序圖。1.1.2數(shù)制和碼制1.數(shù)制數(shù)制是計數(shù)進位制的簡稱。在日常生活生產(chǎn)中,人們習慣用十進制數(shù),而在數(shù)字電路中,應(yīng)用最廣泛的數(shù)制是二進制、八進制等。1)十進制十進制數(shù)有0~9十個數(shù)碼,是以10為基數(shù)的計數(shù)體制。計數(shù)時,它的進位規(guī)律是“逢十進一”,即9+1=10。數(shù)碼在不同的位置,所代表的數(shù)值大小是不同的。例如,十進制數(shù)3176.54可表示為式中:分別為整數(shù)部分千位、百位、十位、個位的“位權(quán)”,簡稱為“權(quán)”,

分別為小數(shù)部分十分位、百分位的權(quán),它們都是基數(shù)10的冪。任意一個十進制數(shù)都可以表示為各個數(shù)位上的數(shù)碼與其對應(yīng)的權(quán)的乘積之和,稱為按權(quán)展開式,即式中:Ki為十進制數(shù)第i位的數(shù)碼;n為整數(shù)部分的位數(shù);m為小數(shù)部分的位數(shù),n、m都是正整數(shù);10i

為第i位的權(quán)。2)二進制二進制數(shù)由0和1兩個數(shù)碼組成,是以2為基數(shù)的計數(shù)體制。計數(shù)時,它的進位規(guī)律是“逢二進一”,即1+1=10,每個數(shù)位的權(quán)為2的冪。任意一個二進制數(shù)可以表示為式中:Ki為二進制數(shù)第i位的數(shù)碼;2i

為第i位的權(quán)值;n為整數(shù)部分的位數(shù);m為小數(shù)部分的位數(shù),n、m都是正整數(shù)。例如,二進制數(shù)1011.11的按權(quán)展開式為3)十六進制十六進制數(shù)有0~9和A(10)、B(11)、C(12)、D(13)、E(14)、F(15)共16個數(shù)碼,是以16為基數(shù)的計數(shù)體制。計數(shù)時,它的進位規(guī)律是“逢十六進一”,即F+1=10,每個數(shù)位的權(quán)值為16的冪。任意一個十六進制數(shù)可表示為式中:Ki為十六進制數(shù)第i位的數(shù)碼;16i

為第i位的權(quán);n為整數(shù)部分的位數(shù);m為小數(shù)部分的位數(shù),n、m都是正整數(shù)。例如,十六進制數(shù)3BE.C4的按權(quán)展開式為4)八進制八進制數(shù)有0~7八個數(shù)碼,是以8為基數(shù)的計數(shù)體制。計數(shù)時,它的進位規(guī)律是“逢八進一”,即7+1=10,每個數(shù)位的權(quán)值為8的冪。任意八進制數(shù)按權(quán)展開的方法與二、十、十六進制數(shù)相同,此處不再贅述。表1-1中列出了十進制、二進制、八進制和十六進制不同數(shù)制的對照關(guān)系。2.不同數(shù)制間的轉(zhuǎn)換1)二進制數(shù)與十進制數(shù)的相互轉(zhuǎn)換(1)將二進制數(shù)轉(zhuǎn)換為十進制數(shù)。用式(12)將二進制數(shù)按權(quán)展開,即得等值的十進制數(shù)。(2)將十進制數(shù)轉(zhuǎn)換為二進制數(shù)。任意十進制數(shù)轉(zhuǎn)換為二進制數(shù)可將其整數(shù)部分和小數(shù)部分分別轉(zhuǎn)換,整數(shù)部分采用“除2取余”法,即將整數(shù)部分依次除2,直到商為0,所得余數(shù)依次自下而上排列起來即得到二進制數(shù)的整數(shù)部分;小數(shù)部分采用“乘2取整”法,即將小數(shù)部分連續(xù)乘以2,所得整數(shù)部分自上而下排列起來;最后將整數(shù)部分和小數(shù)部分組合到一起,為對應(yīng)的二進制數(shù),小數(shù)點位置不變。2)二進制數(shù)與十六進制數(shù)的相互轉(zhuǎn)換(1)二進制數(shù)轉(zhuǎn)換為十六進制數(shù)。由于十六進制數(shù)的基數(shù)16=24,故1位十六進制數(shù)由4位二進制數(shù)構(gòu)成。因此,二進制數(shù)轉(zhuǎn)換為十六進制數(shù)的方法是:整數(shù)部分從低位開始,每4位二進制數(shù)為一組,最后一組不足4位時,則在高位加0補足4位為止;小數(shù)部分從高位開始,每4位二進制數(shù)為一組,最后一組不足4位時,在低位加0補足4位;然后用對應(yīng)的十六進制數(shù)來代替,再按原來的順序?qū)懗鰧?yīng)的十六進制數(shù)。(2)十六進制數(shù)轉(zhuǎn)換為二進制數(shù)。十六進制數(shù)轉(zhuǎn)換為二進制數(shù)將每位十六進制數(shù)用四位二進制數(shù)表示即可,小數(shù)點位置不變。3)二進制數(shù)與八進制數(shù)的相互轉(zhuǎn)換(1)二進制數(shù)轉(zhuǎn)換為八進制數(shù)。由于八進制數(shù)的基數(shù)8=23,故1位八進制數(shù)由3位二進制數(shù)構(gòu)成。因此,二進制數(shù)轉(zhuǎn)換為八進制數(shù)的方法是:整數(shù)部分從低位開始,每3位二進制數(shù)為一組,最后一組不足3位時,則在高位加0補足3位為止;小數(shù)部分從高位開始,每3位二進制數(shù)為一組,最后一組不足3位時,在低位加0補足3位;然后用對應(yīng)的八進制數(shù)來代替每組二進制數(shù),再按原來的順序?qū)懗鰧?yīng)的八進制數(shù)。(2)八進制數(shù)轉(zhuǎn)換為二進制數(shù)。八進制數(shù)轉(zhuǎn)換為二進制數(shù)將每位八進制數(shù)用三位二進制數(shù)表示即可,小數(shù)點位置不變。3.二進制代碼數(shù)字系統(tǒng)中二進制數(shù)碼不僅可以表示數(shù)值的大小,而且可以表示特定的信息和符號,將若干個二進制數(shù)碼0和1按一定規(guī)則排列起來表示某種特定含義的代碼稱為二進制代碼,或稱二進制碼。如在開運動會時,每個運動員都有一個號碼,這個號碼只用來表示不同的運動員,它并不表示數(shù)值的大小。下面介紹幾種數(shù)字電路中常用的二進制代碼。將十進制數(shù)的0~9十個數(shù)字用4位二進制數(shù)表示的代碼,稱為二—十進制代碼,簡稱BCD碼。4位二進制碼有16種組合,表示0~9十個數(shù)可有多種方案,所以BCD碼有多種。常用的BCD碼分為有權(quán)碼和無權(quán)碼兩類,有權(quán)碼用代碼的權(quán)值命名,如8421碼自左至右的權(quán)值為8、4、2、1,它與普通的四位二進制數(shù)的權(quán)值相同,但是在8421碼中不允許出現(xiàn)1010~1111六種狀態(tài),只能用0000~1001十種狀態(tài),分別代表0~9十個數(shù)碼,除8421碼外有權(quán)碼還有2421碼、5421碼,其中8421碼最為常用。無權(quán)碼每位無確定的權(quán)值,但各有其特點和用途。例如格雷碼,其特點是相鄰兩組代碼之間只有一位代碼不同,其余各位都相同,而且首尾(0和9)兩組代碼之間也只有一位代碼不同,構(gòu)成循環(huán),因此,又稱為循環(huán)碼。如計數(shù)器按格雷碼計數(shù),則計數(shù)器每次狀態(tài)更新只有一位代碼變化,這與其他代碼同時改變兩位或多位的情況相比,出現(xiàn)錯誤的概率更小,工作更為可靠。余3BCD碼是另一種無權(quán)碼,是由8421BCD碼加3(0011)形成的,所以稱為余3BCD碼。如8421BCD碼0111(7)加0011(3)后,在余3BCD碼中為1010,其表示十進制數(shù)7。表12列出了幾種常用的BCD碼。注意:用BCD碼表示十進制數(shù)時,必須用一個4位BCD碼來表示該數(shù)中的每個十進制數(shù)1.1.3邏輯函數(shù)及其表示法邏輯代數(shù)是由英國數(shù)學家喬治·布爾于19世紀中葉首先提出來的,因此也稱為布爾代數(shù),它是一種描述客觀事物邏輯關(guān)系的數(shù)學方法,是分析和設(shè)計數(shù)字電路的重要數(shù)學工具。邏輯代數(shù)與普通代數(shù)的相似之處在于它們都是用字母表示變量,如A、B、C…X、Y、Z等,用代數(shù)式描述客觀事物間的關(guān)系。但不同的是,邏輯代數(shù)是描述客觀事物間的邏輯關(guān)系,邏輯函數(shù)表達式中的邏輯變量的取值和邏輯函數(shù)值都只有兩個值,即0和1,這兩個值不具有數(shù)量大小的意義,僅表示客觀事物的兩種相反的狀態(tài),如開關(guān)的閉合與斷開,電燈的亮和滅,電位的高與低,真與假等。因此,邏輯代數(shù)有其自身獨立的規(guī)律和運算法則,而不同于普通代數(shù)。1.邏輯函數(shù)的基本邏輯運算和復(fù)合邏輯運算1)基本邏輯運算在邏輯代數(shù)中,基本的邏輯關(guān)系有與邏輯(與)、或邏輯(或)、非邏輯(非)三種,與之對應(yīng)的有三種基本邏輯運算:與運算、或運算、非運算。(1)與邏輯。當決定某一事件的全部條件都具備時,該事件才會發(fā)生,這樣的因果關(guān)系稱為與邏輯關(guān)系,簡稱與邏輯或與運算。圖1-3所示為串聯(lián)開關(guān)電路,A、B是串聯(lián)的兩個開關(guān),Y是燈,開關(guān)的狀態(tài)和燈的狀態(tài)之間存在著確定的因果關(guān)系。只有當A、B開關(guān)都閉合時,燈才亮,而若有一個開關(guān)打開,燈就熄滅,這種燈的亮滅與開關(guān)通斷之間的關(guān)系為與邏輯關(guān)系。如果用1表示燈亮和開關(guān)閉合,用0表示燈滅和開關(guān)斷開,可得如表13所示的與邏輯真值表。若用邏輯表達式來描述與邏輯,則可寫為式中的符號“·”表示與運算,讀作“與”(或邏輯乘),通?？墒÷?簡寫為Y=AB。對照表1-3,得出與運算的運算規(guī)則如下:從上面的分析可以看出,與運算規(guī)則與普通代數(shù)中的乘法規(guī)則相似,所以與運算又稱為邏輯乘,其邏輯關(guān)系可總結(jié)為:“全1出1,有0出0”。實現(xiàn)與運算的電路稱為與門,其邏輯符號如圖1-4所示。與門的輸入端可以不止兩個,對于多變量的與運算可寫為(2)或邏輯。當決定某一事件的所有條件中,只要有一個或一個以上條件具備時,該事件就會發(fā)生,這樣的因果關(guān)系叫作或邏輯關(guān)系,簡稱或邏輯(或運算)。圖15所示為并聯(lián)開關(guān)電路,開關(guān)A、B有一個閉合,燈Y就亮,只有當A、B都打開時燈才熄滅,這種燈的亮滅與開關(guān)通斷之間的關(guān)系為或邏輯關(guān)系。若仍用1表示燈亮和開關(guān)閉合,用0表示燈滅和開關(guān)斷開,則可得如表1-4所示的或邏輯真值表?；蜻\算的邏輯表達式為式中的符號“+”表示或運算,讀作“或”(或邏輯加)。對照表1-4,或運算的運算規(guī)則如下:由上述分析可看出,或運算規(guī)則與普通代數(shù)的加法相似,所以或運算又稱為邏輯加。需要注意的是:或運算與二進制的加法運算不同,尤其注意1+1=1?；蜻壿嬯P(guān)系可總結(jié)為:“全0出0,有1出1”。實現(xiàn)或運算的電路稱為或門,邏輯符號如圖1-6所示。對于多變量的或運算可寫(3)非邏輯。當決定某一事件的條件具備時,事件不發(fā)生;反之事件發(fā)生。這種邏輯關(guān)系稱為非邏輯關(guān)系,簡稱非邏輯(非運算)。圖1-7所示為開關(guān)與燈并聯(lián)電路,當開關(guān)閉合時燈熄滅,當開關(guān)斷開時燈亮,這種燈的亮滅與開關(guān)通斷之間的關(guān)系為非邏輯關(guān)系。若仍用1表示燈亮和開關(guān)閉合,用0表示燈滅和開關(guān)斷開,則非邏輯真值表如表1-5所示。非運算的邏輯表達式為式中的

讀作“A非”或“A反”。非的運算規(guī)則為:實現(xiàn)非運算的電路稱為非門,邏輯符號如圖1-8所示。非門是只有一個輸入端的邏輯門。2)常用復(fù)合邏輯運算在數(shù)字系統(tǒng)中,除應(yīng)用與、或、非三種基本邏輯運算之外,還廣泛應(yīng)用與、或、非的不同組合,最常見的復(fù)合邏輯運算有與非、或非、與或非、異或和同或等。(1)與非運算。在與門后接一個非門,使與門的輸出反相,就構(gòu)成了與非門,如圖1-9(a)所示,與非門邏輯符號如圖1-9(b)所示,與非邏輯真值表如表1-6所示。與非邏輯表達式為由真值表得出與非邏輯關(guān)系為:“全1出0,有0出1”(2)或非運算。在或門后接一個非門,使或門的輸出反相,就構(gòu)成了或非門?；蚍情T邏輯結(jié)構(gòu)及邏輯符號如圖1-11所示,真值表如表1-7所示?；蚍沁壿嫳磉_式為或非邏輯關(guān)系可總結(jié)為:“全0出1,有1出0”。(3)與或非運算。與或非運算為先與運算后或運算再進行非運算的復(fù)合邏輯運算。與或非門的邏輯圖及邏輯符號分別如圖1-13(a)、(b)所示。與或非邏輯表達式為(4)異或運算。異或運算的邏輯關(guān)系為:當兩個輸入變量取值相同時輸出為0,當取值不同時輸出為1。異或門邏輯符號如圖1-14所示,真值表如表1-8所示。異或邏輯表達式為異或邏輯關(guān)系可總結(jié)為:“相異出1”。(5)同或運算。同或運算的邏輯關(guān)系為:當兩個輸入變量取值相同時輸出為1,當取值不同時輸出為0。同或門邏輯符號如圖116所示,真值表如表19所示。同或邏輯表達式為比較異或運算和同或運算真值表可知,兩者互為反函數(shù),即同或邏輯關(guān)系可總結(jié)為:“相同出1”。2.邏輯函數(shù)的表示方法及相互轉(zhuǎn)換在前面討論的每種邏輯關(guān)系中,當輸入邏輯變量的取值確定時,輸出邏輯變量的取值也被相應(yīng)地確定了,輸出變量與輸入變量之間存在著一定的對應(yīng)關(guān)系,這種對應(yīng)關(guān)系稱為邏輯函數(shù)。邏輯函數(shù)的表示方法較多,常用的有:真值表、邏輯函數(shù)式、邏輯圖、波形圖等,它們各有特點,又相互聯(lián)系,還可以相互轉(zhuǎn)換。1)真值表真值表是將輸入邏輯變量的所有取值與相應(yīng)的輸出變量函數(shù)值排列在一起而組成的表格。邏輯函數(shù)的真值表具有唯一性,若兩個邏輯函數(shù)具有相同的真值表,則兩個邏輯函數(shù)必然相等。真值表的特點是直觀、明了,特別是在把一個實際邏輯問題抽象為數(shù)學問題時,使用真值表最為方便。真值表列寫方法:每一個變量均有0、1兩種取值,n個變量共有2n種不同的取值,將這2n種不同取值按自然二進制數(shù)遞增順序排列(既不易遺漏,也不會重復(fù)),同時在相應(yīng)位置上填入函數(shù)的輸出值,便可得到邏輯函數(shù)的真值表。2)邏輯函數(shù)式邏輯函數(shù)式是用與、或、非等邏輯運算來表示輸入變量和輸出函數(shù)間因果關(guān)系的邏輯函數(shù)表達式。由真值表直接寫出的邏輯函數(shù)式是最小項表達式(標準與

或邏輯式)。寫最小項表達式的方法如下:(1)找出使輸出(函數(shù)值)為1的對應(yīng)的輸入變量取值組合。(2)將每組輸入變量取值組合寫成一個乘積項,其中取值為1的用原變量表示,取值為0的用反變量表示。(3)將所有乘積項邏輯加,即得邏輯函數(shù)最小項表達式。3)邏輯圖邏輯圖是用基本邏輯門和復(fù)合邏輯門的邏輯符號組成的對應(yīng)于某一邏輯功能的電路圖。根據(jù)邏輯函數(shù)式畫邏輯圖時,只要把邏輯函數(shù)式中各邏輯運算用相應(yīng)門電路的邏輯符號表示出來,就可得到和邏輯函數(shù)相對應(yīng)的邏輯圖。注意要按照邏輯運算的優(yōu)先級順序依次從左到右排列,同一優(yōu)先級的排一列。(3)畫邏輯圖。根據(jù)表達式可畫出邏輯圖如圖1-20所示,根據(jù)邏輯函數(shù)式可知,邏輯圖可以用同或門實現(xiàn),也可以用異或門和非門組成,可根據(jù)實際需求和題目要求選擇。4)波形圖波形圖是反映輸入和輸出波形變化規(guī)律的圖形。如果給出了輸入信號的波形圖,就可以根據(jù)邏輯函數(shù)式或真值表畫出對應(yīng)的輸出信號的波形圖,如圖121所示是例1.10的波形圖。其中A和B為輸入信號的波形,Y為輸出信號波形。1.1.4邏輯代數(shù)的基本定律和規(guī)則1.邏輯代數(shù)的基本公式1)邏輯常量運算公式邏輯常量只有0和1兩個,常量間的與、或、非三種基本邏輯運算公式列于表1-14中。2)邏輯變量、常量運算公式設(shè)A為邏輯變量,則邏輯變量與常量間的運算公式列于表1-15中。由于邏輯變量A的取值只能為0或1,因此,只要把A的取值0或1代入表-15中的各式,便可證明各等式都是成立的。2.邏輯代數(shù)的基本定律1)與普通代數(shù)相似的定律(1)交換律:(2)結(jié)合律:(3)分配律：以上定律的正確性可以用真值表或邏輯代數(shù)的基本公式和基本定律證明,分配律的第二條是普通代數(shù)所沒有的,現(xiàn)用基本公式和基本定律證明如下:2)吸收律3)摩根定律摩根定律又稱為反演律,它有下面兩種形式:摩根定律可用真值表來證明,表1-16為式(1-16)的證明,式(1-17)請讀者自己完成。摩根定律可推廣到多個變量,其邏輯式如下:3.邏輯代數(shù)的基本規(guī)則1)代入規(guī)則在任何一個邏輯等式中,如果將等式兩邊的某一變量都用同一個邏輯函數(shù)代替,則等式依然成立,這個規(guī)則稱為代入規(guī)則。利用代入規(guī)則,可以將基本定律加以推廣。如將摩根定律推廣到三個變量,已知等式

若用CD代

替

等

式

中

的B,則

得

同理可將變量個數(shù)推廣到n個。2)反演規(guī)則對任何一個邏輯函數(shù)式Y(jié),如果將式中所有的“·”換成“+”,“+”換成“·”,0換成1,1換成0,原變量換成反變量,反變量換成原變量,則得到原來邏輯函數(shù)Y的反函數(shù)Y,這種變換規(guī)則稱為反演規(guī)則。在應(yīng)用反演規(guī)則時必須注意以下兩點:(1)變換后的運算順序要保持變換前的運算優(yōu)先順序不變,必要時可加括號表明運算的先后順序。(2)反演規(guī)則中的反變量換成原變量,原變量換成反變量只對單個變量有效,而對于與非、或非等運算的長非號則保持不變。反演規(guī)則常用于求一個已知邏輯函數(shù)的反函數(shù)。3)對偶規(guī)則對任何一個邏輯函數(shù)式Y(jié),如把式中所有的“·”換成“+”,“+”換成“·”,1換成0,0換成1,這樣就得到一個新的邏輯函數(shù)式Y(jié)',則Y和Y'互為對偶式。這種變換規(guī)則稱為對偶規(guī)則。對偶變換時要注意保持變換前運算的優(yōu)先順序不變。若兩個邏輯函數(shù)式相等,則它們的對偶式也一定相等,這就是對偶定理。因此對偶規(guī)則常用于證明邏輯等式,若能證明一個邏輯等式的對偶式成立,則原等式也一定成立。1.1.5邏輯函數(shù)的化簡進行邏輯設(shè)計時,根據(jù)邏輯問題歸納出來的邏輯函數(shù)式往往不是最簡邏輯函數(shù)式,并且可以有不同的形式。因此,實現(xiàn)這些邏輯函數(shù)就會有不同的邏輯電路。對邏輯函數(shù)進行化簡和變換,可以得到最簡的邏輯函數(shù)式和所需要的形式,設(shè)計出最簡潔的邏輯電路。這對于節(jié)省元器件,優(yōu)化生產(chǎn)工藝,降低成本和提高系統(tǒng)的可靠性,提高產(chǎn)品在市場上的競爭力是非常重要的。不同形式的邏輯函數(shù)式有不同的最簡形式,由于與

或表達式最常用,因此這里只討論最簡與

或表達式的最簡標準。最簡與

或表達式的標準如下:(1)邏輯函數(shù)式中的乘積項(與項)的個數(shù)最少。(2)每個乘積項中的變量數(shù)最少。邏輯函數(shù)化簡的方法通常有兩種:代數(shù)法和卡諾圖法。1.邏輯函數(shù)的代數(shù)化簡法運用邏輯代數(shù)的基本定律和公式對邏輯函數(shù)式化簡的方法稱為代數(shù)化簡法?；镜拇鷶?shù)化簡方法有以下幾種。1)并項法利用吸收律

將兩項合并為一項,并消去一個變量。2)吸收法利用吸收律

和

消去多余的乘積項。3)消去法利用吸收律

消去多余的因子。4)配項法在不能直接運用公式、定律化簡時,可通過乘

進行配項,然后再化簡。代數(shù)法化簡邏輯函數(shù)的優(yōu)點是簡單方便,對邏輯函數(shù)式中的變量個數(shù)沒有限制。它適用于變量較多、較復(fù)雜的邏輯函數(shù)式的化簡。它的缺點是需要熟練掌握和靈活運用邏輯代數(shù)的基本定律和基本公式,而且還需要有一定的化簡技巧。另外代數(shù)化簡法不易判斷所化簡的邏輯函數(shù)式是否已經(jīng)達到最簡式。只有通過多做練習,積累經(jīng)驗,才能做到熟能生巧,較好地掌握代數(shù)化簡法。2.邏輯函數(shù)的卡諾圖化簡法卡諾圖化簡法是邏輯函數(shù)式的圖解化簡法。它克服了代數(shù)化簡法對化簡結(jié)果是否最簡形式難以確定的缺點?？ㄖZ圖化簡法具有確定的化簡步驟,能比較方便地獲得邏輯函數(shù)的最簡與或表達式。1)邏輯函數(shù)的最小項及其表達式(1)最小項的定義及編號。在一個邏輯函數(shù)式中,如果一個乘積項包含了所有變量,而且每個變量以原變量或反變量的形式只出現(xiàn)一次,那么該乘積項稱為該邏輯函數(shù)的一個最小項。因為每個變量都以原變量或反變量兩種可能的形式出現(xiàn),所以n個變量,有2n個最小項。為了方便起見,最小項通常用mi表示,下標i為最小項編號。編號的方法是:將最小項中的原變量用1表示,反變量用0表示,則構(gòu)成一組二進制數(shù),將此二進制數(shù)轉(zhuǎn)換成相應(yīng)的十進制數(shù)就是該最小項的編號。如三變量最小項

對應(yīng)的二進制數(shù)為101,十進制數(shù)為5,所以最小項的編號為5,記作m5。表1-17列出了三變量邏輯函數(shù)的全部最小項及編號。(2)最小項的性質(zhì)。表118為三變量邏輯函數(shù)最小項真值表,由表118可以看出,最小項具有以下性質(zhì):①

對于任意一個最小項,只有一組變量取值使其值為1,而其他組變量取值均使其為0,且不同最小項,使其取值為1的變量取值也不同。②

對于任意一組變量取值,所有最小項的和為1。③

對于任意一組變量取值,任意兩個最小項的乘積為0。(3)邏輯函數(shù)的最小項表達式。任何一個邏輯函數(shù)都可以表示成若干個最小項之和的形式,這樣的邏輯表達式稱為最小項表達式,也稱標準與

或式。對一個邏輯函數(shù)而言,最小項表達式是唯一的,得到最小項表達式的方法通常是利用基本定律和配項法,將缺少某個變量的乘積項配項補齊。2)用卡諾圖表示邏輯函數(shù)(1)相鄰最小項。如果兩個最小項中只有一個變量為互反變量,其余變量均相同,則這兩個最小項為邏輯相鄰,并把它們稱為相鄰最小項,簡稱相鄰項。(2)卡諾圖的構(gòu)成?？ㄖZ圖又稱為最小項方格圖。用2n

個小方格表示n個變量的2n

個最小項,并且使相鄰最小項在幾何位置上也相鄰,按這樣的相鄰要求排列起來的方格圖稱為n個變量最小項卡諾圖,這種相鄰原則又稱為卡諾圖的相鄰性?？ㄖZ圖中將n個變量分成行變量和列變量兩組,行、列變量的取值決定了小方格的編號,即最小項的編號。行、列變量的取值順序按照相鄰性原則排列。下面介紹二變量~四變量卡諾圖的畫法。①

二變量卡諾圖。設(shè)變量為A、B,因為有兩個變量,對應(yīng)有四個最小項,所以卡諾圖應(yīng)有四個小方格,按相鄰性畫出二變量卡諾圖,如圖1-22所示。由圖1-22(a)可以看出小方格代表的最小項由方格外面行變量和列變量的取值形式?jīng)Q定。若原變量用1表示,反變量用0表示,則行、列變量取值對應(yīng)的十進制數(shù)為該最小項的編號,如圖1-22(b)所示。若用最小項的編號表示,則可用圖1-22(c)形式表示。②

三變量卡諾圖。設(shè)三個變量為A、B、C,共有23=8個最小項,按相鄰性安放最小項可畫出三變量卡諾圖,如圖1-23所示。③

四變量卡諾圖。設(shè)四個變量為A、B、C、D,共有24=16個最小項,同理可畫出如圖1-24所示的四變量卡諾圖。(3)用卡諾圖表示邏輯函數(shù)的方法。用卡諾圖表示邏輯函數(shù)就是將函數(shù)真值表或表達式的值填入卡諾圖中,方法如下:①

根據(jù)邏輯函數(shù)變量的個數(shù),畫出相應(yīng)變量的卡諾圖。②

在邏輯函數(shù)包含的最小項對應(yīng)的方格中填入1,沒有最小項的方塊內(nèi)填0或不填。根據(jù)邏輯函數(shù)畫出的卡諾圖是唯一的,它是描述邏輯函數(shù)的又一種表示形式。下面舉例說明根據(jù)邏輯函數(shù)不同的表示形式填寫卡諾圖的方法。已知邏輯函數(shù)為最小項表達式,畫邏輯函數(shù)的卡諾圖。3)用卡諾圖化簡邏輯函數(shù)卡諾圖中的小方格是按相鄰性原則排列的,可以利用公式

消去互反因子,保留相同的變量,達到化簡的目的。兩個相鄰的最小項合并可以消去一個變量,四個相鄰的最小項合并可以消去兩個變量,八個相鄰的最小項合并可以消去三個變量,2n

個相鄰的最小項合并可以消去n個變量。(1)合并相鄰最小項的規(guī)律。利用卡諾圖化簡邏輯函數(shù),關(guān)鍵是合并相鄰最小項,即將相鄰最小項用一個圈圈起來,這個圈稱為卡諾圈(包圍圈),合并相鄰最小項的規(guī)律如下:①

只有相鄰的1方格才能合并,而且每個包圍圈只能包含2n

個1方格(n=0,1,2,…)。即只能按1、2、4、8、16個1方格的數(shù)目畫包圍圈。②

包圍圈盡量大(包含的1方格越多越好),要注意同一行最右邊和最左邊、同一列最上邊和最下邊及四角的1方格是相鄰1方格。③

包圍圈的個數(shù)盡量少。④

所有的1方格都要被圈,且每個1方格可以多次被圈,但每個包圍圈中至少要有一個1方格只被圈過一次。⑤

為避免畫出多余的包圍圈,畫包圍圈時應(yīng)遵從由少到多的順序圈。即先圈孤立的1方格,再圈僅為兩個相鄰的1方格,然后分別圈4個、8個相鄰的1方格。(2)化簡的步驟。①

用卡諾圖表示邏輯函數(shù)。②

將相鄰的1方格用包圍圈圈起來。③

將各包圍圈分別化簡。方法為:將每個包圍圈用一個與項表示,即包圍圈內(nèi)各最小項中互補的因子消去,相同的因子保留。若保留的因子為1用原變量表示,保留的因子為0用反變量表示。④

將各與項相或,便得到最簡與

或表達式。4)具有無關(guān)項的邏輯函數(shù)的化簡(1)邏輯函數(shù)中的無關(guān)項。在前面討論的邏輯函數(shù)中,變量的每一組取值都有一個確定的函數(shù)值與之相對應(yīng),而在某些情況下,有些變量的取值是不允許出現(xiàn)或不會出現(xiàn)的,或某些變量的取值不影響電路的邏輯功能,上述這些變量組合對應(yīng)的最小項稱為約束項和任意項,約束項與任意項統(tǒng)稱為無關(guān)項。(2)具有無關(guān)項的邏輯函數(shù)的化簡方法。因為無關(guān)項不會出現(xiàn)或?qū)瘮?shù)值沒有影響,所以其取值可以為0,也可以為1。

在卡諾圖中,無關(guān)項對應(yīng)的方格中用“×”或“?”標記,表示根據(jù)需要可以看作1或0。

在邏輯函數(shù)式中用字母d和相應(yīng)的編號表示無關(guān)項。

用卡諾圖化簡時,無關(guān)項方格是作為1方格還是作為0方格,應(yīng)以得到的包圍圈最大、且包圍圈數(shù)目最少為原則。任務(wù)1.2集成邏輯門電路通常使用的所有邏輯門都封裝在集成電路中,每個獨立的門由晶體管、電阻及其他元件構(gòu)成。

不同數(shù)字IC的結(jié)構(gòu)差別很大,可以只含有幾個邏輯門,也可以含有成千上萬甚至上百萬個邏輯門。

根據(jù)電路技術(shù)中使用晶體管類型的不同,數(shù)字IC可以分為兩類,即CMOS和TTL。IC是一種完全在由半導體材料(通常是硅)構(gòu)成的在微小芯片上制作的電子電路。

圖1-32是某IC封裝的截面圖,芯片封裝在塑料或陶瓷外殼的內(nèi)部,其上有輸入、輸出引腳,用于連接外部電路。

所有邏輯電路都集成在封裝內(nèi)部的芯片上,芯片通過細導線與外部引腳連接。1.2.1概述1.IC封裝種類數(shù)字集成電路的封裝是多種多樣的。DIP(雙列直插式封裝)用于直插式印制電路板,圖1-32和圖1-33(a)分別是14腳和16腳DIP的外形。

其引腳垂直向下以便插入電路板的通孔,與電路板的上下表面連接。另一種IC封裝是SMT(表貼式)封裝,SMT封裝有許多種,SOIC(小型IC封裝)是其中的一種,如圖1-33(b)所示。SMT封裝的芯片焊接在電路板表面,其密度更高。2.IC引腳數(shù)圖1-34顯示了14腳IC(DIP或SOIC)的俯視圖,左上方第一個引腳標號為1,在封裝上使用小圓點、凹口或斜切角來指示引腳1的位置。

從引腳1開始,沿左邊從上到下,再沿右邊從下到上,引腳標號依次增加,標號最大的引腳總是位于右上方的引腳。3.IC分類TTL和CMOS集成門電路的標準器件都是54/74系列,即器件標號的前綴都是54或74。

前綴54表示軍用標準,74則表示商用標準,前綴后面接表示子系列的一些字母(如LS),然后再接器件標號。

如74LS08表示民用IC,屬低功耗肖特基型TTL系列,其封裝內(nèi)部具有四個2輸入與門。

無論哪一類IC,“08”都表示四個2輸入與門的IC,不同系列的差別僅在于電路工藝,而不是邏輯函數(shù)本身。圖135給出了與門、或門、非門、與非門、或非門IC的引腳圖。

對于14腳的IC封裝,引腳14(VCC)通常接直流電源電壓,引腳7(GND)通常接地。1.2.2TTL數(shù)字集成電路1.CT54系列和CT74系列考慮到國際上通用標準型號和我國現(xiàn)行國家標準,根據(jù)工作溫度和電源電壓允許工作范圍的不同,我國TTL數(shù)字集成電路分為CT54系列和CT74系列兩大類,它們的工作條件如表1-20所示。CT54系列和CT74系列具有完全相同的電路結(jié)構(gòu)和電氣性能參數(shù)。

所不同的是CT54系列TTL集成電路更適合在溫度條件惡劣、供電電源變化大的環(huán)境中工作,為軍用品;而CT74系列TTL集成電路則適合在常規(guī)條件下工作,為商用品。2.TTL集成邏輯門電路的系列CT54系列和CT74系列的幾個子系列用H、S、LS、AS等符號表示,如未標注子系列表示為標準系列。

其中,H表示高速系列,S表示肖特基系列,LS表示低功耗肖特基系列,AS表示先進的肖特基系列,它們的主要區(qū)別在于開關(guān)速度和平均功耗兩個參數(shù)上。

如器件型號為CT7400、CT74H00、CT74S00、CT74LS00、CT74AS00,均為四2輸入與非門,它們的邏輯功能、外形尺寸及引腳排列都相同,不同的是平均功耗等參數(shù),如表121所示。

其中CT74LS系列因其功耗較低,且有較高的工作速度,是目前TTL數(shù)字集成電路中的主要應(yīng)用產(chǎn)品系列。3.多余輸入端的處理方法某些情況下,集成門的有些輸入端是多余的。

例如對于一個4輸入的與門,若只需完成3變量相與,則該與門有1個輸入端是多余的。

對于多余的輸入端,必須進行合理的處理,以防止噪聲導致錯誤的門運算。

對于TTL集成電路多余輸入端的處理以不改變電路邏輯狀態(tài)及不引入干擾為原則。

常用方法如下:(1)對于與門和與非門多余輸入端的處理方法:①

直接接電源電壓VCC或通過1~10kΩ的電阻接電源VCC;②

和有用輸入端并聯(lián)使用,如圖136所示。

如果外界干擾較小,多余的輸入端可以懸空,TTL電路輸入端懸空時相當于輸入高電平,做實驗時與門和與非門等的多余輸入端可懸空,但使用中多余輸入端一般不懸空,以防止干擾。(2)對于或門和或非門多余輸入端的處理方法:①

直接接地;②

和有用輸入端并聯(lián)使用,如圖1-37所示。1.2.3CMOS數(shù)字集成電路1.CMOS數(shù)字集成電路的系列CMOS集成電路主要系列有CC4000系列和CC54/74HC系列(高速CMOS,又稱HCMOS,54系列為軍用品,74系列為商用品,它們的主要區(qū)別是工作溫度不同,見表1-22)。CC4000系列由于具有功耗低、噪聲容限大等特點,已得到廣泛應(yīng)用,但由于其工作速度較慢,使用受到一定的限制;CC54/74HC系列具有較高的工作速度和驅(qū)動能力。

這兩個子系列主要參數(shù)比較如表1-23所示。2.CMOS門電路特性及使用常識與TTL數(shù)字集成電路相比,CMOS數(shù)字集成電路具有靜態(tài)功耗低、工作電源電壓范圍寬、輸出信號擺幅大、輸入阻抗高、抗干擾能力強等特點,但因CMOS電路容易產(chǎn)生柵極擊穿問題,所以使用時要注意以下幾點:(1)避免靜電損壞。

因為CMOS管的輸入阻抗較高,很容易接收靜電電荷,所以存放CMOS電路時不能用塑料袋;組建和調(diào)試電路時工作臺應(yīng)良好接地;焊接時,電烙鐵殼應(yīng)接地,最好用電烙鐵余熱快速焊接。(2)CMOS電路的電源電壓極性不可接反,否則,可能會造成電路永久性失效。3.多余輸入端的處理方法(1)CMOS電路的輸入阻抗高,易受外界干擾,所以CMOS電路的多余輸入端不允許懸空。(2)對于與門和與非門,多余輸入端應(yīng)接正電源(VDD)或高電平;對于或門和或非門,多余輸入端應(yīng)接地(VSS)或低電平。(3)多余輸入端不宜與有用輸入端并聯(lián)使用,因為這樣會增大輸入電容,從而使電路的工作速度下降。

但在工作速度很低的情況下,允許輸入端并聯(lián)使用。1.2.4實驗:門電路功能測試1.實驗?zāi)康?1)熟悉數(shù)字電路實驗箱的基本使用方法。(2)掌握門電路的邏輯功能的測試方法。2.實驗設(shè)備與器件(1)+5V直流電源。(2)數(shù)字電子技術(shù)實驗儀或?qū)嶒炏?示意圖如圖138所示)。(3)集成塊:74LS00、74LS08、74LS32、74LS86。3.測試方法圖139為2輸入與非門74LS00邏輯功能測試原理圖,門電路的輸入由實驗箱底部的“輸入開關(guān)量并顯示”模塊提供,撥動開關(guān)放在上方為“1”(對應(yīng)的LED亮),移到下方為“0”(對應(yīng)的LED滅)。

門電路的輸出連到實驗箱上方“輸出開關(guān)量顯示”模塊,輸出高電平“1”時對應(yīng)的LED亮,輸出低電平“0”時LED滅。

實物連接示意圖如圖1-40所示。4.實驗內(nèi)容及數(shù)據(jù)記錄(1)根據(jù)圖1-40連接測試線路,將測試結(jié)果填入表1-24(a)。(2)依次完成74LS08、74LS32、74LS86的測試,分別將測試結(jié)果填入表1-24(b)、(c)、(d)。(3)測試如圖1-41所示電路的邏輯功能,將測試結(jié)果填入表1-24(e)。(4)根據(jù)表124歸納邏輯功能,并寫出四個集成塊的名稱。任務(wù)1.3用Multisim完成門電路邏輯功能的仿真測試

及邏輯函數(shù)的化簡與變換1.3.1Multisim常用數(shù)字儀器Multisim是一款專門用于電路仿真和設(shè)計的軟件,是目前最為流行的EDA軟件之一。

該軟件基于PC平臺,采用圖形操作界面虛擬仿真了一個與實際情況非常相似的電子電路實驗工作臺,幾乎可以完成在實驗室進行的所有電子電路實驗,已被廣泛地應(yīng)用于電子電路分析、設(shè)計、仿真等各項工作中。Multisim13.0軟件功能強大,這里重點介紹虛擬儀器在數(shù)字電子電路的應(yīng)用。1.Multisim13.0用戶界面Multisim13.0主界面如圖1-42所示。主菜單欄:軟件全部菜單項。工具欄:包含Windows常用工具,Multisim13.0主界面各區(qū)域控制、仿真控制工具。元器件欄:給出了常用器件庫,用于放置元件時快速打開器件庫。工作區(qū)(繪圖區(qū)):設(shè)計繪制電路原理圖的圖紙區(qū)域。設(shè)計工具箱:顯示設(shè)計項目結(jié)構(gòu)及層次。仿真開關(guān):用于運行、關(guān)閉和暫停仿真過程。儀器欄:Multisim13.0提供的虛擬儀器。2.數(shù)字電子電路常用虛擬儀器1)字信號發(fā)生器字信號發(fā)生器是一個能產(chǎn)生32位(路)二進制數(shù)字信號的儀表,常用于測試多輸入組合邏輯電路。單擊儀器欄的字信號發(fā)生器圖標,將字信號發(fā)生器的電路符號放在圖紙上,如圖1-43(a)所示。

字信號發(fā)生器符號兩側(cè)的輸出端0~31為32路信號輸出端;符號下邊的R為輸出端,用于指示字信號發(fā)生器數(shù)據(jù)準備就緒;T為外部觸發(fā)輸入端,選擇內(nèi)部觸發(fā)時,可以空著不接。

雙擊符號打開字信號發(fā)生器面板如圖143(b)所示,在面板上可以設(shè)置字信號。(1)Controls區(qū)。Controls區(qū)用于設(shè)置字信號發(fā)生器輸出信號格式,其中:Cycle:字信號發(fā)生器在設(shè)置好的初始值和終止值之間循環(huán)輸出信號。(循環(huán)輸出)Burst:字信號發(fā)生器從初始值開始,逐條輸出直至到終止值為止。(單幀輸出)Step:每點擊鼠標一次就輸出一條字信號。(單步輸出)Set?:點擊此按鈕,彈出Settings對話框,如圖144所示。

一般使用時選擇“Nochange”選項,表示信號不變。(2)Display區(qū)。Display區(qū)主要有Hex、Dec、Binary、ASCII幾個選項,含義分別如下:Hex:字信號緩沖區(qū)內(nèi)的字信號以十六進制顯示。Dec:字信號緩沖區(qū)內(nèi)的字信號以十進制顯示。Binary:字信號緩沖區(qū)內(nèi)的字信號以二進制顯示。ASCII:字信號緩沖區(qū)內(nèi)的字信號以ASCII碼顯示。(3)Trigger區(qū)。Internal/External分別表示內(nèi)部觸發(fā)方式/外部觸發(fā)方式。(4)32路接線端子:最下方為接線端子顯示區(qū)。2)邏輯轉(zhuǎn)換器邏輯轉(zhuǎn)換器是Multisim仿真軟件特有的虛擬儀表,在實驗室里并不存在,主要用于邏輯電路幾種描述方法的相互轉(zhuǎn)換,如將邏輯電路轉(zhuǎn)換為真值表,將真值表轉(zhuǎn)換為最簡表達式,將邏輯表達式轉(zhuǎn)換為與非門邏輯電路等。單擊儀器欄中的邏輯轉(zhuǎn)換器圖標,將邏輯轉(zhuǎn)換器的電路符號放在圖紙上,如圖1-45(a)所示。

邏輯轉(zhuǎn)換器符號的下邊有9個端口,其中左邊8個為輸入端,最右邊1個為輸出端。

這9個端口當且僅當邏輯轉(zhuǎn)換器進行電路轉(zhuǎn)換為真值表時才需要使用,此時它們與電路中相應(yīng)輸入、輸出端相連接。

雙擊邏輯轉(zhuǎn)換器符號,打開邏輯轉(zhuǎn)換器面板,如圖1-45(b)所示。

面板左側(cè)區(qū)域為真值表顯示區(qū),右側(cè)為轉(zhuǎn)換功能選擇區(qū),下邊為邏輯表達式顯示區(qū)。邏輯轉(zhuǎn)換器主要實現(xiàn)以下幾種邏輯轉(zhuǎn)換:(1)電路圖

→

真值表:把邏輯電路的輸入、輸出端對應(yīng)連接到邏輯轉(zhuǎn)換器的輸入、輸出端,單擊,

就可以在真值表顯示區(qū)中得到真值表。

該轉(zhuǎn)換功能常用于組合邏輯電路的分析。(2)真值表

→

邏輯表達式:輸入真值表到真值表顯示區(qū),單擊,就可以在邏輯表達式顯示區(qū)中得到邏輯表達式。

輸入真值表的方法:首先選擇輸入變量,如選擇A、B、C,此時一張空白三變量真值表就出現(xiàn)在真值表顯示區(qū),而輸出值顯示為問號“?”,每單擊一次問號,問號就會按0—1—X—0循環(huán)變化,如此選定輸出值即可。(3)真值表

→

最簡邏輯表達式:輸入真值表方法同(2),單擊,在邏輯表達式顯示區(qū)中得到最簡邏輯表達式。(4)邏輯表達式

→

真值表:在邏輯表達式顯示區(qū)輸入邏輯式,如AB+AC+BC,單擊,就可以在真值表顯示區(qū)得到真值表。

注意,邏輯式不可寫成Y=AB+AC+BC。(5)邏輯表達式

→

電路圖:在邏輯表達式顯示區(qū)中輸入邏輯式,單擊

生成的電路圖將出現(xiàn)在工作區(qū)(繪圖區(qū))。

該轉(zhuǎn)換功能常用于組合邏輯電路的設(shè)計。(6)邏輯表達式

→

與非門電路:在邏輯表達式顯示區(qū)輸入邏輯式,單擊

生成由與非門構(gòu)成的電路圖。3)邏輯分析儀邏輯分析儀可以同步記錄和顯示16路邏輯信號,用于分析邏輯電路的邏輯功能。

其具體作用是顯示電路的輸入和輸出波形的時序?qū)?yīng)關(guān)系,從而分析得知電路的邏輯功能。單擊儀器欄的邏輯分析儀(LogicAnalyzer)圖標,將邏輯分析儀的電路符號放在圖紙上,如圖1-46(a)所示。

它有16路信號輸入端,把需要顯示波形的信號接入邏輯分析儀的輸入端;邏輯分析儀符號下邊的3個輸入端C、Q、T分別是外部時鐘輸入、時鐘控制和觸發(fā)輸入端,使用內(nèi)部時鐘時,這3個端子空著不接。

雙擊邏輯分析儀符號,在彈出的邏輯分析儀面板中進行參數(shù)設(shè)置,如圖1-46(b)所示。(1)波形顯示區(qū):圖146(b)中間空白有刻度和虛線部分為波形顯示區(qū)。(2)游標控制區(qū)和時鐘控制區(qū):下方左側(cè)為游標控制區(qū),右側(cè)為時鐘控制區(qū)。

其中“Clocks/Div”選項用于設(shè)置波形顯示區(qū)每個水平刻度所顯示時鐘脈沖的個數(shù),“Set...”選項用于設(shè)置時鐘脈沖的頻率。1.3.2仿真實驗:門電路及其應(yīng)用1.常用門電路在Multisim軟件中查詢表125所示集成電路的邏輯功能。2.門電路功能測試按圖1-47分別進行74LS20、74LS51(B單元)功能測試,結(jié)

果

分

別

填

入

表1-26和表1-27。3.化簡利用邏輯轉(zhuǎn)換器進行邏輯函數(shù)化簡(提示:∑m對應(yīng)真值表中填1,∑d對應(yīng)真?zhèn)俦碇刑?/p>

×,其余為0)。(1)L(A,B,C)=∑m(2,3,4,6)。(2)L(A,B,C)=∑m(3,5,6,7)。(3)L(A,B,C,D)=∑m(2,4,5,6,10,12,13,14,15)。(4)L(A,B,C,D)=∑m(0,1,2,3,4,6,7,8,9,11,15)。(5)L(A,B,C,D)=∑m(0,1,4,7,10,13,14,15)。(6)L(A,B,C,D)=∑m(0,1,5,7,8,11,14)+∑d(3,9,15)。(7)L(A,B,C,D)=∑m(1,2,12,14)+∑d(5,6,7,8,9,10)。(8)L(A,B,C,D)=∑m(0,2,7,8,13,15)+∑d(1,5,6,9,10,11,12)。4.邏輯功能測試(1)按圖1-48連接測試線路,將測試結(jié)果填入表1-28中。(2)按圖1-49連接測試全加器邏輯功能,試在圖1-50中畫出時序圖(至少一個循環(huán))。任務(wù)1.4三人表決器的設(shè)計、

仿真與制作1.4.1組合邏輯電路的分析方法和設(shè)計方法根據(jù)邏輯功能的不同特點,常把數(shù)字電路分成組合邏輯電路(簡稱組合電路)和時序邏輯電路(簡稱時序電路)兩大類。

如果一個邏輯電路在任何時刻的輸出狀態(tài)只取決于這一時刻的輸入狀態(tài),而與電路的原來狀態(tài)無關(guān),則該電路稱為組合邏輯電路。根據(jù)組合邏輯電路的上述特點,它在電路結(jié)構(gòu)上只能由邏輯門電路組成,不會有記憶單元,而且只有從輸入到輸出的通路,沒有從輸出反饋到輸入的回路。描述組合邏輯電路邏輯功能的方法主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。1.組合邏輯電路的分析方法組合邏輯電路的分析,就是根據(jù)給定的邏輯電路圖,找出輸出信號與輸入信號間的關(guān)系,從而確定它的邏輯功能。

分析組合邏輯電路的目的是確定已知電路的邏輯功能,或者檢查電路設(shè)計是否合理。

組合邏輯電路通常采用的分析步驟如下:(1)根據(jù)給定邏輯電路圖,寫出邏輯函數(shù)表達式。

必要時,進行化簡,求出最簡輸出邏輯函數(shù)表達式。(2)列出邏輯函數(shù)的真值表。(3)觀察真值表中輸出與輸入的關(guān)系,描述電路邏輯功能。2.組合邏輯電路的設(shè)計方法與分析過程相反,組合邏輯電路的設(shè)計是根據(jù)給定的實際邏輯問題,求出實現(xiàn)其邏輯功能的最簡邏輯電路。1.4.2用Multisim實現(xiàn)組合邏輯電路的分析和設(shè)計例1.29用Multisim分析圖153所示組合邏輯電路的功能。解(1)列真值表。①

在Multisim中畫出圖1-53所示電路,并與邏輯轉(zhuǎn)換器的輸入、輸出端相連,由于邏輯轉(zhuǎn)換器只有1個輸出端,因此Y1、Y2先后分別連接,如圖1-54(a)、(b)所示。②

雙擊

邏

輯

轉(zhuǎn)

換

器

圖

標,打

開

面

板,單

擊,出

現(xiàn)

真

值

表,如

圖1-55(a)、(b)所示。

分別記錄真值表,如表1-31所示。(2)求最簡表達式。在圖1-55中單擊,在邏輯表達式顯示區(qū)中出現(xiàn)真值表對應(yīng)的最簡邏輯表達式,如圖156(a)、(b)所示。

注意表達式中的

表示非號。所以得:(3)用邏輯分析儀進行仿真,并畫出時序圖(一個循環(huán))。①

將圖1-53中的輸入端與字信號發(fā)生器相連,輸出端與邏輯分析儀相連,如圖1-57所示。②

設(shè)置字信號發(fā)生器參數(shù):雙擊字信號發(fā)生器圖標,打開面板設(shè)置字信號,設(shè)置方法:在Display欄選擇顯示字的類型為十六進制數(shù),此時右邊數(shù)字欄為8位十六進制數(shù)(對應(yīng)32位二進制數(shù))。

在右邊數(shù)字欄內(nèi)輸入對應(yīng)數(shù)字,這里設(shè)定三路二進制信號000~111(對應(yīng)十六進制0~7),依次在每一行的最低位輸入0~7即可。

輸入后用鼠標右擊最后一行(00000007),在彈出的選擇框中將其設(shè)置為循環(huán)輸出的終止值,這樣字信號就在0~7之間循環(huán)輸出。

系統(tǒng)默認第一行(00000000)為循環(huán)的初始值。

在面板的Controls欄設(shè)置字信號輸出的方式為Cycle,輸出頻率為50Hz,這兩個參數(shù)可以根據(jù)需要靈活選擇。

參數(shù)設(shè)置如圖1-58(a)所示。③

設(shè)置邏輯分析儀參數(shù):雙擊邏輯分析儀圖標,打開邏輯分析儀面板,在時鐘控制區(qū)設(shè)置采樣時鐘頻率,這里設(shè)置為50Hz,如圖1-58(b)所示。

運行仿真后,在波形顯示窗中可以看到信號的波形,如圖1-59所示。④

分析電路的邏輯功能:觀察輸入、輸出波形變化可看出,該電路能實現(xiàn)兩個加數(shù)A、B和來自低位的進位C三者相加,得到本位和Y2和該位向前的進位信號Y1,因此是能實現(xiàn)多位數(shù)的某位相加的加法器。1.4.3三人表決器的制作1.工作任務(wù)請用74LS00與非門設(shè)計一個三人表決器,在面包板上搭接電路,輸出用LED指示。2.任務(wù)分析前面的例1.28及例1.30都設(shè)計了用與非門構(gòu)成的三人表決器,但由于74LS00是2輸入的與非門,因此不能采用例1.28所設(shè)計的邏輯電路圖(圖1-52中有一個3輸入的與非門),因而只能參照圖1-62的2輸入與非門構(gòu)成的三人表決器邏輯圖搭接電路。3.主要元器件主要元器件包括面包板一塊,兩片74LS00集成塊,發(fā)光二極管和限流電阻各一個,導線若干。4.任務(wù)實施指導1)面包板的結(jié)構(gòu)、使用方法面包板是由于板子上有許多小的插孔,很像面包中的小孔,因此而得名,是專為電子電路的無焊接實驗設(shè)計制造的,由于各種電子元器件可根據(jù)需要隨意插入或拔出,免去了焊接,節(jié)省了電路的組裝時間,而且元件可以重復(fù)使用,因此非常適合電子電路的組裝和調(diào)試訓練。

熟練掌握面包板的使用方法是提高實驗效率,減少實驗故障出現(xiàn)概率的重要基礎(chǔ)之一。

下面就面包板的結(jié)構(gòu)和使用方法做簡單介紹。面包板外觀如圖1-64所示。

面包板分上、中、下三部分,上面和下面部分一般是由一行或兩行的插孔構(gòu)成的窄條,中間部分是由中間一條隔離凹槽和上下各5行的插孔構(gòu)成的寬條。窄條上下兩行之間電氣不連通。

每5個插孔為一組(通常稱為“孤島”),通常面包板上有10組。

這10組“孤島”一般有3種內(nèi)部連通結(jié)構(gòu):①

左邊5組內(nèi)部電氣連通,右邊5組內(nèi)部電氣連通,但左右兩邊之間不連通,這種結(jié)構(gòu)通常稱為55結(jié)構(gòu)。

②

左邊3組內(nèi)部電氣連通,中間4組內(nèi)部電氣連通,右邊3組內(nèi)部電氣連通,但左邊3組、中間4組以及右邊3組之間是不連通的,這種結(jié)構(gòu)通常稱為343結(jié)構(gòu)。

若使用的時候需要連通,必須在兩者之間跨接導線。

③

還有一種結(jié)構(gòu)是10組“孤島”都連通,這種結(jié)構(gòu)最簡單。

窄條外觀及內(nèi)部結(jié)構(gòu)如圖1-65所示。中間部分寬條由中間一條隔離凹槽和上下各5行的插孔構(gòu)成。

在同一列中的5個插孔是互相連通的,列和列之間以及凹槽上下部分則是不連通的。

寬條外觀及內(nèi)部結(jié)構(gòu)如圖1-66所示。在做實驗的時候,通常是兩窄一寬同時使用,下面窄條的第一行一般和地線連接,上面窄條的第二行和電源相連。

由于集成塊電源一般在上面,接地在下面,因此如此布局有助于將集成塊的電源腳和上面第二行窄條相連,接地腳和下面窄條的第一行相連,減少連線長度和跨接線的數(shù)量。

由于凹槽的上下是不連通的,因此需將集成塊跨插在凹槽上,才能保證每個引腳都是獨立的,如圖1-67(a)所示。

中間寬條用于連接電路。

電位器三個引腳應(yīng)橫跨在寬條的相鄰三列插孔之間,電阻、電容以及發(fā)光二極管等元件一般橫跨在寬條的任意兩列

插

孔

之

間,而

不

能

豎

著

跨

接

在

同

一

列

插

孔

之

間,否

則

元

件

將

被

短

路,如圖1-67(b)所示。2)面包板布線的基本原則(1)連接點越少越好。

每增加一個連接點,實際上就人為地增加了故障概率。

面包板孔內(nèi)不通、導線松動、導線內(nèi)部斷裂等都是常見故障。(2)盡量避免立交橋。

所謂的“立交橋”,就是元器件或者導線騎跨在別的元器件或者導線上。

這樣做一方面給后期更換元器件帶來麻煩,另一方面,在出現(xiàn)故障時,零亂的導線很容易使人失去信心。(3)盡量牢靠。

元器件引腳或?qū)Ь€頭要沿面包板的板面垂直方向插入插孔,應(yīng)能感覺到有輕微、均勻的摩擦阻力,在面包板倒置時,元器件應(yīng)能被簧片夾住而不脫落。

有兩種現(xiàn)象需要注意:第一,集成電路容易松動,因此,對于運放等集成電路,需要用力下壓,一旦不牢靠,需要更換位置。

第二,有些元器件管腳太細,要注意輕輕撥動一下,如果發(fā)現(xiàn)不牢靠,需要更換位置。(4)方便測試。5孔孤島一般不要占滿,至少留出一個孔,用于測試。(5)布局盡量緊湊。

信號流向盡量合理。(6)布局盡量與原理圖近似。

這樣有助于查找故障時,盡快找到元器件位置。(7)電源區(qū)使用盡量清晰。

在搭接電路之前,首先將電源區(qū)劃分成正電源、地、負電源3個區(qū)域(沒有負電源劃分成2個區(qū)域),并用導線完成連接。3)參考接線圖參照圖1-62的2輸入與非門構(gòu)成的三人表決器邏輯圖進行搭接電路,兩片74LS00共有8個2輸入與非門,選擇其中的6個,完成接線。

圖1-68所示為其中一種布線方案。5.調(diào)試檢測(1)對照表130驗證電路的邏輯功能。

輸入端為1時接電源,輸入端為0時接地。LED燈亮時輸出為1,燈滅時輸出為0。(2)出現(xiàn)故障時可用萬用表檢查連線情況。6.考核評分項目設(shè)有功能分、工藝分和職業(yè)素養(yǎng)分。

教師對制作情況進行評價,學生在自評和小組互評的基礎(chǔ)上進行成果展示和經(jīng)驗交流。任務(wù)2.1加法器和數(shù)值比較器

任務(wù)2.2編碼器

任務(wù)2.3譯碼器

任務(wù)2.4病員呼叫數(shù)碼顯示電路設(shè)計與仿真

任務(wù)2.5數(shù)據(jù)選擇器

任務(wù)2.6仿真實驗:用譯碼器和數(shù)據(jù)選擇器產(chǎn)生邏輯函數(shù)任務(wù)2.1加法器和數(shù)值比較器2.1.1加法器1.半加器半加器是只考慮兩個1位二進制數(shù)相加,而不考慮來自低位進位數(shù)相加的運算電路。半加器的真值表如表21所示,表中A和B分別為被加數(shù)和加數(shù)輸入,S為本位和輸出,C為向相鄰高位的進位輸出。由真值表可直接寫出輸出邏輯函數(shù)表達式為由式(2-1)可看出,半加器由一個異或門和一個與門組成,半加器邏輯圖及邏輯符號如圖2-1所示。2.全加器將兩個多位二進制數(shù)相加時,除考慮本位兩個二進制數(shù)相加外,還考慮相鄰低位來的進位數(shù)相加的運算電路,稱為全加器。全加器的真值表如表2-2所示,表中Ai和Bi分別為被加數(shù)和加數(shù)輸入,Ci-1為相鄰低位的進位輸入,Si為本位和輸出,Ci

為該位向相鄰高位的進位輸出。根據(jù)真值表填卡諾圖化簡,如圖2-3所示。由圖23(a)可看出,Si不能化簡,得到最簡邏輯表達式為根據(jù)式(22)、式(23)畫出邏輯圖,如圖24所示。另一種方法為由真值表2-2寫出Si和Ci的輸出邏輯函數(shù)表達式,再經(jīng)變換得根據(jù)式(24)、式(25)畫出邏輯圖,如圖25(a)所示?？梢钥闯鲇眠@種方法得到的邏輯圖要比圖24更簡單。全加器邏輯符號如圖25(b)所示。3.多位加法器實現(xiàn)多位加法運算的電路稱為多位加法器。按照進位方式的不同,多位加法器又分為串行進位加法器和超前進位加法器。1)串行進位加法器圖2-7所示是4位串行進位加法器,從圖中可見,兩個4位相加數(shù)A3A2A1A0和B3B2B1B0的各位同時送到相應(yīng)全加器的輸入端,進位數(shù)串行傳送,其低位進位輸出端依次連至相鄰高位的進位輸入端,最低位進位輸入端Ci-1接地。因此,高位數(shù)的相加必須等到低位運算完成后才能進行,這種進位方式稱為串行進位,運算速度較慢。2)超前進位加法器為了提高速度,可采用超前進位加法器。它是在進行加法運算時,各位全加器的進位信號由輸入二進制數(shù)直接產(chǎn)生,各位運算并行進行,所以運算速度快。下面介紹集成4位超前進位二進制加法器74LS283。圖28是集成4位超前進位二進制加法器74LS283的引腳圖和邏輯符號。該電路中只要在兩組二進制數(shù)輸入端A3~A0和B3~B0分別接上4位二進制的被加數(shù)和加數(shù),并將進位輸入端C1接地,則在和數(shù)輸出端S3、S2、S1、S0可得到兩個4位二進制數(shù)的和數(shù),以及在進位輸出端CO得到向高位的進位。若要進行兩個8位二進制數(shù)的加法運算,可用兩片74LS283,其電路如圖29所示。電路連接時,將低四位集成芯片(1)的CI接地,低四位的CO進位接到高四位芯片(2)的CI端。兩個二進制數(shù)A、B分別從低位到高位依次接到相應(yīng)的輸入端,最后的運算結(jié)果為C7S7S6S5S4S3S2S1S0。加法器除可進行二進制數(shù)的算術(shù)運算外,還可用來實現(xiàn)組合邏輯函數(shù)。2.1.2數(shù)值比較器用于比較兩個數(shù)的大小或是否相等的電路,稱為數(shù)值比較器。1.1位數(shù)值比較器1位數(shù)值比較器的功能是比較兩個1位二進制數(shù)A和B的大小,比較結(jié)果有三種情況,即A>B、A<B、A=B,比較結(jié)果分別用Y(A>B)、Y(A<B)和Y(A=B)表示。設(shè)當A>B時,Y(A>B)=1;A<B時,Y(A<B)=1;A=B時,Y(A=B)=1。由此可列出真值表如表23所示。根據(jù)表23可寫出邏輯函數(shù)表達式為由式(26)可畫出邏輯圖如圖211所示。2.多位數(shù)值比較器1位數(shù)值比較器只能對兩個1位二進制數(shù)進行比較,而實用的比較器一般是多位的,如兩個4位二進制數(shù)A=A3A2A1A0和B=B3B2B1B0進行比較時,則需從最高位開始逐步向低位進行比較,只有在高位數(shù)相等時,才要進行低位數(shù)的比較。當比較到某一位數(shù)值不相等時,其結(jié)果便為兩個4位數(shù)的比較結(jié)果。若A3>B3,則A>B;若A3<B3,則A<B;若A3=B3,則需比較次高位。若次高位A2>B2,則A>B;若A2<B2,則A<B;若A2=B2,則再去比較A1和B1。依次類推,直至比較出結(jié)果為止。圖212所示為4位數(shù)值比較器74LS85的引腳圖和邏輯符號。圖中A3、A2、A1、A0和B3、B2、B1、B0為兩組比較的4位二進制數(shù)的輸入端;Y(A>B)、Y(A<B)、Y(A=B)為三種不同比較結(jié)果的輸出端;I(A>B)、I(A<B)、I(A=B)為級聯(lián)輸入端,用于擴展多于4位的兩個二進制數(shù)的比較。當數(shù)值比較器最高位兩個4位二進制數(shù)相等時,由來自低位的比較結(jié)果I(A>B)、I(A<B)、I(A=B)決定兩個數(shù)的大小。其功能表如表24所示。任務(wù)2.2編

碼

器2.2.1二進制編碼器將2n

個編碼信號轉(zhuǎn)換為n位二進制代碼輸出的電路,稱為二進制編碼器。普通編碼器任何時刻只允許輸入一個有效編碼信號,否則輸出將發(fā)生混亂。現(xiàn)以圖214所示的3位二進制編碼器為例說明編碼器的工作原理。圖214中輸入的編碼信號有8個,分別為I0~I7(圖214中I0省略沒有畫出),高電平1有效;輸出二進制代碼為3位,分別為Y2、Y1、Y0。由圖214可寫出編碼器的輸出邏輯表達式為根據(jù)式(27)可列出如表25所示的功能表,由該表可知,圖214所示編碼器輸出為原碼,且在任何時刻只能對一個輸入信號進行編碼,不允許有兩個或兩個以上的輸入信號同時請求編碼,否則輸出的編碼會發(fā)生混亂,所以是普通編碼器。I0~I7這8個編碼信號是相互排斥的,當I1~I7都為0時,輸出就是I0的編碼,故I0可以不畫。由于該編碼器有8(23)個輸入端,3個輸出端,故又稱為8線3線編碼器。2.2.2二

十進制編碼器二

十進制編碼器是將十進制的十個數(shù)碼0、1、2、3、4、5、6、7、8、9編成二進制代碼的電路,輸入0~9十個數(shù)碼,輸出二進制代碼n為