2024-2025年計(jì)算機(jī)組成原理考研真題與解析

2024年真題

1.馮?諾依曼計(jì)算機(jī)中指令和數(shù)據(jù)均以二進(jìn)制形式存放在存儲(chǔ)器中，CPU區(qū)分它們的依據(jù)是

A.指令操作碼的譯碼結(jié)果B.指令和數(shù)據(jù)的尋址方式

C.指令周期的不同階段D.指令和數(shù)據(jù)所在的存儲(chǔ)單元

11.C.考查指令的執(zhí)行過(guò)程.

通常完成一條指令可分為取指階段和執(zhí)行階段。在取指階段通過(guò)訪問(wèn)存儲(chǔ)㈱可將指令取

出：在執(zhí)行階段通過(guò)訪問(wèn)存儲(chǔ)器可以將操作數(shù)取出.這樣，雖然指令和數(shù)據(jù)都是以一進(jìn)制代

碼形式存放在存儲(chǔ)器中，但CPU可以判斷在取指階段訪問(wèn)存儲(chǔ)捌取出的一進(jìn)制代碼是指令：

在執(zhí)行階段訪存取出的一進(jìn)制代碼是數(shù)據(jù).2.一個(gè)

C語(yǔ)言程序在一臺(tái)32位機(jī)器上運(yùn)行。程序中定義了三個(gè)變量x,y和z,其中x和z為int

型，y為short型。當(dāng)x=127,y=-9時(shí)，執(zhí)行賦值語(yǔ)句z=x+y后，x,y和z的值分別是

A.X-0000007FH,y-FFF9H,Z-00000076H

B.x=0000007FH,y=FFF9H,z=FFFF0076H

C.x=0000007FH,y=FFF7H,z=FFFF0076H

D.x=0000007FH,y=FFF7H,z=00000076H

結(jié)合題干及選項(xiàng)可知，int為32位，short為16位：乂C語(yǔ)言的數(shù)據(jù)在內(nèi)存中為補(bǔ)碼形

式，故x、y的機(jī)器數(shù)寫(xiě)為000(X)07FH、FFE7H.

執(zhí)行“x+y時(shí)，由于x是int型，y為short型，故需將y的類(lèi)型強(qiáng)制轉(zhuǎn)換為ini,在機(jī)

器中通過(guò)符號(hào)位擴(kuò)展實(shí)現(xiàn)，由廣y的符號(hào)位為】，故在y的前面添加16個(gè)1,即可將y強(qiáng)制

轉(zhuǎn)換為ini型，其卜六進(jìn)制形式為FFFFFFE7H.

然后執(zhí)行加法，即()000()07FH+BFFFFFF7H=0()(X)0076H,其中最高位的進(jìn)位11*1然丟棄.

故選D。

3.浮點(diǎn)數(shù)加、減運(yùn)算過(guò)程一般包括對(duì)階、尾數(shù)運(yùn)算、規(guī)格化、舍入和判溢出等步驟。設(shè)浮

點(diǎn)數(shù)的階碼和尾數(shù)均采納補(bǔ)碼表示，且位數(shù)分別為5和7位(均含2位符號(hào)位)。若有兩

個(gè)數(shù)x=27*29/32,y=25*5/8,則用浮點(diǎn)加法計(jì)算x+v的最終結(jié)果是發(fā)生溢出

根據(jù)題意，X可記為(X),111：(X),11101(分號(hào)前為階碼，分號(hào)后為尾數(shù))，Y可記為00,

101：00,10100。

首先對(duì)階,X、Y階碼相減,BP00,111-00,101=00,111+11,0111-00,010,可知X的階

碼比Y的價(jià)碼大2,根據(jù)小階向大階看齊的原則，將Y的階碼加2,尾數(shù)右移2位，可得Y

為00,111：00,00101.

尾數(shù)相加，BP00,11101+00,(X)]01=0L0()010,尾數(shù)相加結(jié)果符號(hào)位為01,故需進(jìn)行右

規(guī)。

規(guī)格化，將尾數(shù)右移1位，階碼加1,得X+Y為01,000：00,1000,階碼符號(hào)位為01,

說(shuō)明發(fā)生溢出。

4.某計(jì)算機(jī)的Cache共有16塊，采納2路組相聯(lián)映射方式(即每組2塊)。每個(gè)主存塊

大小為32字節(jié)，按字節(jié)編址。主存129號(hào)單元所在主存塊應(yīng)裝入到的Cache蛆號(hào)是

A.0B.1C.4D.6

由于Cache共有16塊，采用2路組相聯(lián)，因此共有8組，0,1,2,…，7。主存的某

一字塊按模8映射到Cache某組的任一字塊中，即上存的第0,8,16…字塊可以映射到Cache

第。組2個(gè)字塊的任一字塊中，而129號(hào)單元是位于第4塊上存塊中，因此將映射到Cache

第4組2個(gè)字塊的任一字塊中.

5.某計(jì)算機(jī)主存容量為64KB,其中ROM區(qū)為4KB,其余為RAM區(qū)，按字節(jié)編址?，F(xiàn)要用

2Kx8位的ROM芯片和4Kx4位的RAM芯片來(lái)設(shè)計(jì)該存儲(chǔ)器，則須要上述規(guī)格的RCM芯

片數(shù)和RAM芯片數(shù)分別是

A.1,15B.2,15

C.1,30D.2,30

首先確定ROM的個(gè)數(shù),ROM區(qū)為4KB,選用2Kx8位的ROM芯片，需要山f：2片，

2Kx8

采用字獷展方式：60KB的RAM區(qū)，選用4KX4位的RAM芯片，需要第號(hào)?30片，采用

4Kx4

字和位同時(shí)擴(kuò)展方式。

6.某機(jī)器字長(zhǎng)16位，主存按字節(jié)編址，轉(zhuǎn)移指令采納相對(duì)尋址，由兩個(gè)字節(jié)組成，第一

字節(jié)為操作碼字段，其次字節(jié)為相對(duì)位移量字段。假定取指令時(shí)，每取一個(gè)字節(jié)PC自動(dòng)

加1。若某轉(zhuǎn)移指令所在主存地址為2000H,相對(duì)位移量字段的內(nèi)容為06H,則該轉(zhuǎn)移指

令勝利轉(zhuǎn)以后目標(biāo)地址是

A.2024HB.2024HC.2024HD.2024H

相對(duì)尋址EA=(PC)+A,首先要求的是取指令后PC的值.轉(zhuǎn)移指令由兩個(gè)字節(jié)組成，每

取一個(gè)字節(jié)PC自動(dòng)加1,因此取指令后PC值為2002H,故EA=(PC)+A=2002H+06H=2008Ho

7.下列關(guān)于RISC的敘述中，錯(cuò)誤的是

A.RISC普遍采納微程序限制器

B.RISC大多數(shù)指令在一個(gè)時(shí)鐘周期內(nèi)完成

C.RISC的內(nèi)部通用寄存器數(shù)量相對(duì)QSC多

D.RISC的指令數(shù)、尋址方式和指令格式種類(lèi)相對(duì)CISC少

相對(duì)尸CISC計(jì)算機(jī)，RISC計(jì)算機(jī)的特點(diǎn)是指令條數(shù)少：指令長(zhǎng)度固定，指令格式和

尋址種類(lèi)少：只有取數(shù)/存數(shù)指令訪問(wèn)存儲(chǔ)器，其余指令的操作均在寄存器之間進(jìn)行：CPU

中通用寄存器多：大部分指令在一個(gè)或者小于一個(gè)機(jī)器周期內(nèi)完成：以硬布線(xiàn)邏輯為主，不

用或者少用微程序控制。

8.某計(jì)算機(jī)的指令流水線(xiàn)由四個(gè)功能段組成，指令流經(jīng)各功能段的時(shí)間(忽視各功能段之

間的緩存時(shí)間)分別是93ns、80ns、70ns和60ns,則該計(jì)算機(jī)的CPU時(shí)鐘周期至少是

A.90nsB.80nsC.70nsD.60ns

18.A.考查流水線(xiàn)中時(shí)鐘周期的特性。

時(shí)鐘周期應(yīng)以最長(zhǎng)的執(zhí)行時(shí)間為準(zhǔn)，否則用時(shí)長(zhǎng)的流水段的功能將不能正確完成.

9.相對(duì)于微程序限制器，硬布線(xiàn)限制器的特點(diǎn)是

A.指令執(zhí)行速度慢，指令功能的修改和擴(kuò)展簡(jiǎn)單B.指令執(zhí)行速度慢，指令功能的修改和

擴(kuò)展難

C.指令執(zhí)行速度快，指令功能的修改和擴(kuò)展簡(jiǎn)單

D.指令執(zhí)行速度快，指令功能的修改和擴(kuò)展難

19.D,考查硬布線(xiàn)控制器的好點(diǎn)。

硬布線(xiàn)控制器的速度取決于電路延遲,所以速度快：微程序控制器采用r存儲(chǔ)程序原理，

每條指令都要訪控存，所以速度慢.硬布線(xiàn)控制器采用專(zhuān)門(mén)的邏輯電路實(shí)現(xiàn)，修改和獷展困

難。

10.假設(shè)某系統(tǒng)總線(xiàn)在一個(gè)總線(xiàn)周期中并行傳輸4字節(jié)信息，一個(gè)總線(xiàn)周期占用2個(gè)時(shí)鐘

周期，總線(xiàn)時(shí)鐘頻率為10MHz,則總線(xiàn)帶寬是

A.10MB/SB.20MB/SC.40MB/sD.80MB/S

20.B?？疾榭偩€(xiàn)的基本概念。

總線(xiàn)帶寬是指單位時(shí)間內(nèi)總線(xiàn)上可傳輸數(shù)據(jù)的位數(shù)，通常用每秒鐘傳送信息的字節(jié)數(shù)來(lái)

衡量，單位可用字節(jié)附(B/s)表示。根據(jù)題意可知，在2x(l/10MHz)秒內(nèi)傳輸了4B.所以

4Bxl0MHz/2=20MB/s.

11.假設(shè)某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由Cache和主存組成。某程序執(zhí)行過(guò)程中訪存1000次，其中

訪問(wèn)Cache缺失(未命中)50次，則Cache的命中率是

A.5%B.9.5%C.50%D.95%

21.D0考查Cache的命中率。

命中率=Cache命中的次數(shù)/所有訪問(wèn)次數(shù)，有了這個(gè)公式這道題就很容易看出，要注意

的一點(diǎn)是看清題，題中說(shuō)明的是缺失5()次，而不是命中50次，仔細(xì)審題是做對(duì)題的第一步。

12.下列選項(xiàng)中,能引起外部中斷的事務(wù)是

A.鍵盤(pán)輸入B.除數(shù)為0J浮點(diǎn)運(yùn)算下溢D.訪存缺頁(yè)

22.A.考查中斷的分類(lèi)。

選項(xiàng)中能引起外部中斷的只能是輸入設(shè)備鍵盤(pán)C

2024年真題

1.下列選項(xiàng)中，能縮短程序執(zhí)行時(shí)間的措施是：

I.提高CPU時(shí)鐘頻率II.優(yōu)化數(shù)據(jù)通路結(jié)構(gòu)IH.對(duì)程序進(jìn)行編譯優(yōu)化

A.僅I和IIB.僅I和inC.僅H和川D.I、II和HI

12.D.考杳計(jì)算機(jī)的性能指標(biāo)。

1.CPU的時(shí)鐘頻率，也就是CPU主頻率，一般說(shuō)來(lái)，一個(gè)時(shí)鐘周期內(nèi)完成的指令數(shù)

是固定的，所以主頻越高，CPU的速度也就越快，程序的執(zhí)行時(shí)間就越短。

II.數(shù)據(jù)在功能部件之間傳送的路徑稱(chēng)為數(shù)據(jù)通路，數(shù)據(jù)通路的功能是實(shí)現(xiàn)CPU內(nèi)部

的運(yùn)算器和寄存器以及寄存器之問(wèn)的數(shù)據(jù)交換。優(yōu)化數(shù)據(jù)通路結(jié)構(gòu)，可以有效提高計(jì)算機(jī)系

統(tǒng)的吞吐量，從而加快程序的執(zhí)行.

III.計(jì)算機(jī)程序需要先轉(zhuǎn)化成機(jī)器指令序列才能最終得到執(zhí)行，通過(guò)對(duì)程序進(jìn)行編譯優(yōu)

化可以得到更優(yōu)的指令序列，從而使得程序的執(zhí)行時(shí)間也越短。

2.假定有4個(gè)整數(shù)用8位補(bǔ)碼分別表示為rl=FEH,r2=F2H,r3=90H,r4=F8H。若將運(yùn)算結(jié)

構(gòu)存放在一個(gè)8位寄存器中，則下列運(yùn)算中會(huì)發(fā)生溢出的是

A.rlxr2B.r2xr3C.rlxr4D.r2xr4

13.B0考查定點(diǎn)數(shù)的運(yùn)算。

用補(bǔ)碼表示時(shí)8位寄存胃所能表示的整數(shù)范圍為128~+127.由戶(hù)rl=-2,r2=14,

r3=112,r4=8,則r2xr3=1568,結(jié)果浴出。

3.假定變量3f定1d的數(shù)據(jù)類(lèi)型分別為int、float和double(int用補(bǔ)碼表示，float和

double分別用IEEE754單精度和雙精度浮點(diǎn)數(shù)格式表示)，已知i=785,f=1.5678e3,

d=1.5el00。若在32位機(jī)器中執(zhí)行下列關(guān)系表達(dá)式，則結(jié)果為“真”的是

I.i==(int)(float)III.f==(float)(int)f

Ill.f==(float)(double)fIV.(d+f)-d==f

A.僅i和iiB.僅i和inc.僅ii和inD.僅in和iv

14.B.考查不同精度的數(shù)在計(jì)算機(jī)中的表示方法及其相互轉(zhuǎn)換.

由于(int)f=b小數(shù)點(diǎn)后面4位丟失，故II錯(cuò)。N的計(jì)算過(guò)程是先將f轉(zhuǎn)化為雙精度

浮點(diǎn)數(shù)據(jù)格式，然后進(jìn)行加法運(yùn)算，故(d+f)d得到的結(jié)果為雙精度浮點(diǎn)數(shù)據(jù)格式，而f

為單精度浮點(diǎn)數(shù)據(jù)格式，故N錯(cuò).

4.假定用若干個(gè)2KX4位的芯片組成一個(gè)8KX8位的存儲(chǔ)器，則地址0B1FH所在芯片的最

小地址是

A.0000HB.0600HC.070GH

D.0800H

15.Do考查存儲(chǔ)糖的組成和設(shè)計(jì)。

用2KX4位的芯片組成一個(gè)8KX8位存儲(chǔ)器，每行中所需芯片數(shù)為2,每列中所需芯片

數(shù)為4.各行芯片的地址分配如下.

第一行(2個(gè)芯片并聯(lián))：(XXX)H-07BFH.

第一行(2個(gè)芯片并聯(lián))：0800H?OFFFH.

第三行(2個(gè)芯片并聯(lián))：1(XX)H?[7FFH。

第四行(2個(gè)芯片并聯(lián))：1800H?1FFFH.

「是地址OBHB所在芯片的最小地址即為0800H.

5.下列有關(guān)RAM和ROM的敘述中，正確的是

I.RAM是易失性存儲(chǔ)器，ROM是非易失性存儲(chǔ)器

II.RAM和ROM都采納隨機(jī)存取方式進(jìn)行信息訪問(wèn)

I1LRAM和ROM都可用作Cache

IV.RAM和ROM都須要進(jìn)行刷新

A.僅1和IIB.僅II和III

C.僅I、11和IVD.僅11、山和iv

6.下列命中組合狀況中，一次訪存過(guò)程中不行能發(fā)生的是

A.TLB未命中9Cache未命中9Page木命中

B.TLB未命中,Cache命中9Page命中

C.TLB命中9Cache未命中Page命中

D.TLB命中,Cache命中，Page未命中

17.D?考查T(mén)LB、Cache及Page之間的關(guān)系.

TLB即為快表，快表只是慢表（Page）的小小副本，因此TLB命中，必然Page也命中，

而當(dāng)Page命中，TLB則未必命中，故D不可能發(fā)生：而Cache的命中與否與TLB、Page

的命中與否并無(wú)必然聯(lián)系。

7.下列寄存翳中，匯編語(yǔ)言程序員可見(jiàn)的是

A.存儲(chǔ)器地址寄存器（MAR）B.程序計(jì)數(shù)器（PC）

C.存儲(chǔ)器數(shù)據(jù)寄存器（MDR）D.指令寄存器（IR）

18.B.考查CPU內(nèi)部寄存器的特性。

匯編程序員可以通過(guò)指定待執(zhí)行指令的地址來(lái)設(shè)置PC的值，而IR、MAR、MDR是

CPU的內(nèi)部T作寄存器，對(duì)程序員不可見(jiàn)。

8.下列選項(xiàng)中，不會(huì)引起指令流水線(xiàn)堵塞的是

A.數(shù)據(jù)旁路（轉(zhuǎn)發(fā)）B.數(shù)據(jù)相關(guān)

C.條件轉(zhuǎn)移D.資源沖突

19.A,考查指令流水戰(zhàn)的基木概念。

有三種相關(guān)可能引起指令流水線(xiàn)阻塞：①結(jié)構(gòu)相關(guān)，乂稱(chēng)資源相關(guān)：②數(shù)據(jù)相關(guān)：③控

制相關(guān)，主要由轉(zhuǎn)移指令引起.

數(shù)據(jù)旁路技術(shù)，其主要思想是不必待某條指令的執(zhí)行結(jié)果送回到寄存器，再?gòu)募拇嫫髦?/p>

取出該結(jié)果，作為卜一條指令的源操作數(shù)，而是直接將執(zhí)行結(jié)果送到其他指令所需要的地方，

這樣可以使流水線(xiàn)不發(fā)生停頓。

9.下列選項(xiàng)中的英文縮寫(xiě)均為總線(xiàn)標(biāo)準(zhǔn)的是

A.PCI、CRT、USBEISA

B.ISA、CPI、VESAEISA

C.ISASCSIRAM、MIPS

D.ISA、EISA、PCI、PCI-Express

10.單級(jí)中斷系統(tǒng)中,中斷服務(wù)程序內(nèi)的執(zhí)行依次是

I.愛(ài)護(hù)現(xiàn)場(chǎng)II.開(kāi)中斷

ni.關(guān)中斷iv.保存斷點(diǎn)

V.中斷事務(wù)處理W.復(fù)原現(xiàn)場(chǎng)

VII.中斷返回

A.ITVTVIII—>VII

B.Ill->I->VTVII

C.Ill-IV-V-?VITVII

D.IVTITVTVITVII

21.A.考查中斷處理過(guò)程。

單級(jí)中斷系統(tǒng)中，不允許中斷嵌套。中斷的處理過(guò)程為：①關(guān)中斷；②保存斷點(diǎn)：③識(shí)

別中斷源：④保存現(xiàn)場(chǎng)；⑤中斷事件處理（開(kāi)中斷、執(zhí)行中斷服務(wù)程序、關(guān)中斷）：⑥恢豆

現(xiàn)場(chǎng)：⑦開(kāi)中斷：⑧中斷返回。其中，①?③由硬件完成，④?⑧由中斷服務(wù)程序完成.

11.假定一臺(tái)計(jì)算機(jī)的顯示存儲(chǔ)器用DRAM芯片實(shí)現(xiàn)，若要求顯示辨別率為1600X1200,

顏色深度為24位，幀頻為85Hz,顯存總帶寬的50%用來(lái)刷新屏幕，則須要的顯存總帶寬

至少約為

A.245MbpsB.979MbpsCl958MbpsD.7834Mbps

22.D?考查顯示器的相關(guān)概念.

刷新所需帶寬=分辨率x色深x幀頻=1600xl200x24bitx85Hz=3916.8Mbit/s,顯存總帶寬

的50%用來(lái)刷屏，『是需要的顯存總帶寬為3916.8Mbit/s/0.5=7833.6Mbit/s^7834Mbil/so

2024年計(jì)算機(jī)組成原理真題

12.下列選項(xiàng)中，描述浮點(diǎn)數(shù)操作速度指標(biāo)的是

A.MIPSB.CPIC.IPCD.MFLOPS

解答：DoMFLOPS表示每秒百萬(wàn)次運(yùn)算。

13.float型數(shù)據(jù)通常用IEEE754單精度浮點(diǎn)數(shù)格式表示。若編譯器將float型

變量x安排在一個(gè)32位浮點(diǎn)寄存器FR1中，且x=-8.25,則FR1的內(nèi)容是

A.C104000011B.C242000011C.C1840000HD.C1C20000H

解答：Aox的二進(jìn)制表示為-1000.01=T.00001X211依據(jù)IEEE754標(biāo)準(zhǔn)隱藏最

高位的“1”，又E-127=3,所以E=130=10000010（2）數(shù)據(jù)存儲(chǔ)為1位數(shù)符+8

位階碼（含階符）+23位.尾數(shù)。故FR1內(nèi)容為11000000100000100000000

00000000000即11000001000001000000000000000000,即C104000H

14.下列各類(lèi)存儲(chǔ)器中，不采納隨機(jī)存取方式的是

A.EPROMB.CDROMC.DRAMD.SRAM

解答：Bo光盤(pán)采納依次存取方式。

15.某計(jì)算機(jī)存儲(chǔ)器按字節(jié)編址主存地址空間大小為64MB現(xiàn)用4MX8位的RAM芯

片組成32MB的主存儲(chǔ)器，則存儲(chǔ)器地址寄存器MAR的位數(shù)至少是

A.22位B.23位C.25位D.26位

解答：Do64MB的主存地址空間，故而MAR的尋址范圍是64M,故而是26位。而

實(shí)際的主存的空間不能代表MAR的位數(shù)。

16.偏移尋址通過(guò)將某個(gè)寄存器內(nèi)容與一個(gè)形式地址相加而生成有效地址。下列尋

址方式中，不屬于偏移尋址方式的是

A.間接尋址B.基址尋址C.相對(duì)尋址D.變址尋址

解答：A。間接尋址不須要寄存器，EA=(A)o基址尋址：EA二A+基址寄存器內(nèi)同；

相對(duì)尋址：EA=A+PC內(nèi)容；變址尋址：EA=A+變址寄存器內(nèi)容。

17.某機(jī)器有一個(gè)標(biāo)記寄存器，其中有進(jìn)位/借位標(biāo)記CF、零標(biāo)記ZF、符號(hào)標(biāo)記

SF和溢出標(biāo)志OF,條件轉(zhuǎn)移指令bgt(無(wú)符號(hào)整數(shù)比較大于時(shí)轉(zhuǎn)移)的轉(zhuǎn)移條

件是

A.CF+OF=\B.SF+ZF=1C.CF+ZF=1D.CF+SF=1

解答：Co無(wú)符號(hào)整數(shù)比較，如A>B,則A-B無(wú)進(jìn)位/借位，也不為0。故而CF和

ZF均為0。

18.下列給出的指令系統(tǒng)特點(diǎn)中，有利于實(shí)現(xiàn)指令流水線(xiàn)的是

I.指令格式規(guī)整且長(zhǎng)度一樣II.指令和數(shù)據(jù)按邊界對(duì)齊存放III.只有

Load/Store指令才能對(duì)操作數(shù)進(jìn)行存儲(chǔ)訪問(wèn)

A.僅I、nB.僅H、inc.僅I、inD.I、II、HI

解答：Do指令定長(zhǎng)、對(duì)齊、僅Load/Store指令訪存，以上三個(gè)都是RISC的特征。

均能夠有效的簡(jiǎn)化流水線(xiàn)的困難度。

19.假定不采納Cache和指令預(yù)取技術(shù)，且機(jī)器處于“開(kāi)中斷”狀態(tài)，則在下列有

關(guān)指令執(zhí)行的敘述中，錯(cuò)誤的是

A.每個(gè)指令周期中CPU都至少訪問(wèn)內(nèi)存一次

B.每個(gè)指令周期肯定大于或等于一個(gè)CPU時(shí)鐘周期

C.空操作指令的指令周期中任何寄存器的內(nèi)容都不會(huì)被變更

D.當(dāng)前程序在每條指令執(zhí)行結(jié)束時(shí)都可能被外部中斷打斷

【解析】C。由于不采用Cache和指令預(yù)取技術(shù)，所以不可能從Cache以及在前一個(gè)指

令執(zhí)行的時(shí)候取指令，所以每個(gè)指令周期中CPU必須訪問(wèn)一次主存取指令，故A正確。B

是顯然正確。至少PC寄存器的內(nèi)容會(huì)自加1,故C錯(cuò)誤。由于機(jī)器處于“開(kāi)中斷”狀態(tài)，

所以當(dāng)前程序在每條指令執(zhí)行結(jié)束時(shí)都可能被外部中斷打斷。

20.在系統(tǒng)總線(xiàn)的數(shù)據(jù)線(xiàn)上，不行能傳輸?shù)氖?/p>

A.指令B.操作數(shù)C.握手（應(yīng)答）信號(hào)D.中斷類(lèi)型號(hào)

解答：Co握手（應(yīng)答）信號(hào)在通信總線(xiàn)上傳輸。

21.某計(jì)算機(jī)有五級(jí)中斷L4?L0,中斷屏蔽字為M4M3M2M1M0,Mi=l（0<i<4）表

示對(duì)Li級(jí)中斷進(jìn)行屏蔽。若中斷響應(yīng)優(yōu)先級(jí)從高到低的依次是

L4TL0TL2TLJL3,則U的中斷處理程

序中設(shè)置的中斷屏蔽字是

A.11110B.01101C.00011D.01010

解答：［）。高等級(jí)置0表示可被中斷，比該等級(jí)低的置1表示不行被中斷。

22.某計(jì)算機(jī)處理器主頻為50MHz,采納定時(shí)查詢(xún)方式限制設(shè)備A的I/O,查詢(xún)程

序運(yùn)行一次所用的時(shí)鐘周期數(shù)至少為500。在設(shè)備A工作期間，為保證數(shù)據(jù)不丟

失,每秒需對(duì)其查詢(xún)至少200次，則CPU用于設(shè)備A的I/O的時(shí)間占整個(gè)CPU時(shí)

間的百分比至少是

A.0.02%B.0.05%C.0.20%D.0.50%

解答：Co每秒200次查詢(xún)，每次500個(gè)周期，則每秒最少200X500=100000個(gè)

周期，10000050M=0.20%o

2024年計(jì)算機(jī)組成原理真題

12.假定基準(zhǔn)程序A在某計(jì)算機(jī)上的運(yùn)行時(shí)間為100秒，其中90秒為CPL時(shí)

間，其余為I/O時(shí)間。若CPU速度提高50%,I/O速度不變，則運(yùn)行基準(zhǔn)程序A

所耗費(fèi)的時(shí)間是

A.55秒B.60秒C.65秒D.70秒

12.D?？疾橛?jì)算機(jī)性能指標(biāo)的計(jì)算。

程序A的運(yùn)行時(shí)間為100秒，除去CPU運(yùn)行時(shí)間90秒，剩余10秒為10時(shí)間。CPU

提速后運(yùn)行基準(zhǔn)程序A所耗費(fèi)的時(shí)間是T=901.5-10=70秒。

13.假定編譯器規(guī)定int和short類(lèi)型長(zhǎng)度占32位和16位，執(zhí)行下列C語(yǔ)

言語(yǔ)句

unsignedshortx=65530;

unsignedinty=x;

得到y(tǒng)的機(jī)器數(shù)為

A.00007FFAB.0000FFFAC.FFFF7FFAD.FFFFFFFA

13.B。考查C語(yǔ)言中的類(lèi)型轉(zhuǎn)換。

將一個(gè)16位unsignedshort轉(zhuǎn)換成一個(gè)32位的unsignedint,新表示形式的所有附加位

都用。進(jìn)行填充。X屆16進(jìn)制表示為FFFA,所以y的小六進(jìn)制表示為0000FFFA。

14.float類(lèi)型(即1EEE754單精度浮點(diǎn)數(shù)格式)能表示的最大正整數(shù)是

A.2l26-2103B,2,27-2,WC.2,27-2103D,2,28-2104

14.Do考查IEEE754浮點(diǎn)數(shù)的性質(zhì)。

IEEE754標(biāo)準(zhǔn)的單精度浮點(diǎn)數(shù)，是尾數(shù)采用隱藏位策咯的原碼表示，且階碼用移碼表示

的浮點(diǎn)數(shù)。規(guī)格化的矩浮點(diǎn)數(shù)的真值為：S為符號(hào)位，E的取值為1~254

(8位表示)，f為23位;故float類(lèi)型能表示的最大整數(shù)是L111…卜2力由7=2上5(2-2g)=

工a128?.工101。

15.某計(jì)算機(jī)存儲(chǔ)器按字節(jié)編址，采納小端方式存放數(shù)據(jù)。假定編譯器規(guī)定int和

short型長(zhǎng)度分別為32位和16位，并且數(shù)據(jù)按邊界對(duì)齊存儲(chǔ)。某C語(yǔ)言程序段

如下：

struct(inta;charb;shortc;)record;rccord.a=273;

若record變量的首地址為0Xc008,則低至0Xc008中內(nèi)容及record.c的地址分別

為

A.OxOO、OxCOODB.0x00OxCOOEC.0x11、OxCOOD.0x11、OxCOOE

15.Do考查字符串的存儲(chǔ)方式。

計(jì)算機(jī)存儲(chǔ)器按字節(jié)編址，采用小端方式存放數(shù)據(jù)，即以數(shù)據(jù)的最低有效字節(jié)地址表示

數(shù)據(jù)地址。在存儲(chǔ)器中，數(shù)據(jù)結(jié)構(gòu)按邊界對(duì)齊方式順序存儲(chǔ)，因此int型數(shù)據(jù)的地址必須是

4的倍數(shù)，short型數(shù)據(jù)地址必須是2的倍數(shù)。所以record.c的地址不可能為OxCOODo而273

的十六進(jìn)制表示為0x00000111,故地址0xC0O8中內(nèi)容應(yīng)為低字節(jié)0x11,如下表所示。

地址OxCOOBQxC009OxCOOAOxCOOB

內(nèi)容record,a(Oxll)record,a(0x01)record,a(0x00)record,a(0x00)

地址OxCOOCOxCOODOxCOOEOxCOOF

內(nèi)容record,b-record,crecord,c

16.下列關(guān)于閃存(FlashMemory)的敘述中，錯(cuò)浜的是

A.信息可讀可寫(xiě)，并H讀、寫(xiě)速度一樣快

B.存儲(chǔ)元由MOS管組成，是一種半導(dǎo)體存儲(chǔ)器

C.掉電后信息不丟失，是一種非易失性存儲(chǔ)器

D.采納隨機(jī)訪問(wèn)方式，可替代計(jì)算機(jī)外部存儲(chǔ)器

16.A。考查閃存（FlashMemory）的性質(zhì)。

閃存是EEPROM的進(jìn)一步發(fā)展，’可讀可寫(xiě)，用MOS管的浮柵上有無(wú)電荷來(lái)存儲(chǔ)信息，

它依然是ROM的一種，故寫(xiě)速度比讀速度要慢不少（硬件常識(shí)）。閃存是一種非易失性存

儲(chǔ)器，它采用隨機(jī)訪I可方式?，F(xiàn)在常見(jiàn)的SSD固態(tài)硬盤(pán)，即由Flash芯片組成。

17.假設(shè)某計(jì)算機(jī)按字編址，Cache有4個(gè)行，Cache和主存之間交換的塊為1

個(gè)字。。若Cache的內(nèi)容初始為空，采納2路組相聯(lián)映射方式和LRU替換算法。

當(dāng)訪問(wèn)的主存地址依次為0,4,82068,6,4,8時(shí)，命中Cache的次數(shù)是

A.1B.2C.3D.4

17.Co考查組相聯(lián)映射的Cache直換過(guò)程。

地址映射采用2路組相聯(lián)，則主存地址為0?1、務(wù)^5、8?9可映射到第。組Cache中，主

存地址為2~3、87可映射到第1組Cache中。Cache置換過(guò)程如下表所示。

走向0482068648

塊。0448S0084

第。組

塊10488008*848*

塊2一7■一2一7

第1組

塊“一2666*66

18.某計(jì)算機(jī)的限制器采納微程序限制方式，微指令中的操作限制字段采納字段干

脆編碼法，共有33個(gè)微吩咐，構(gòu)成5個(gè)互斥類(lèi)，分別包含7、3、12、5和6個(gè)

微吩咐，則操作限制字段至少有

A.5位B.6位C.15位D.33位

18.Co考查微指令的編碼方式。

操作控制字段采用字段直接編碼法，將微命令字段分成若干個(gè)“號(hào)段，互斥類(lèi)微命令可

組合在同一字段。根據(jù)微命令字段分段的原則：①互斥性微命令分在同一段內(nèi)，相容性微命

令分在不同段內(nèi)；②一般每個(gè)小段要留出一個(gè)狀態(tài)，表示本字段不發(fā)出任何微命令。5個(gè)互

斥類(lèi)分別需要3、2、4、3、3共15位。

19.某同步總線(xiàn)的時(shí)鐘頻率為100MHz,寬度為32位，地址/數(shù)據(jù)線(xiàn)復(fù)用，每傳送

一次地址或者數(shù)據(jù)占用一個(gè)時(shí)鐘周期。若該總線(xiàn)支持突發(fā)（猝發(fā)）傳輸方式，則一

次“主存寫(xiě)”總線(xiàn)事務(wù)傳輸128位數(shù)據(jù)所須要的時(shí)間至少是

A.20nsB.40nsC.50nsD.80ns

19.Co考查總線(xiàn)傳輸性能的計(jì)算。

總線(xiàn)頻率為100MHz,則時(shí)鐘周期為10ns?？偩€(xiàn)寬度與存儲(chǔ)字長(zhǎng)都是32位，故每次傳

送一個(gè)32位存儲(chǔ)字。猝發(fā)式發(fā)送可以連續(xù)傳送地址連續(xù)的數(shù)據(jù)。故總的傳送時(shí)間為：傳送

地址10ns,傳送128位數(shù)據(jù)40ns,共需50ns。

20.下列關(guān)于USB總線(xiàn)特性的描述中，錯(cuò)誤的是

A.可實(shí)現(xiàn)外設(shè)的即插即用和熱拔插氏可通過(guò)級(jí)聯(lián)方式連接多臺(tái)外設(shè)

C.是一種通信總線(xiàn)，連接不同外設(shè)D.同時(shí)可傳輸2位數(shù)據(jù)，數(shù)據(jù)傳輸率高

20.Do考查USB息線(xiàn)的特性（帛識(shí)）。

USB總線(xiàn)（通用串行總線(xiàn)）的特點(diǎn)有：①即插即用；②熱插撥；⑤有很強(qiáng)的連接能力，

采用菊花鏈形式將所有外設(shè)連接起來(lái)，且不損失帶寬；④有彳麥好的可擴(kuò)充性，一個(gè)USB控

制器可擴(kuò)充高達(dá)127個(gè)外部周邊USB設(shè)備；⑤高速傳輸，速度可達(dá)480Mbps。所以A、B、

C都符合USB總線(xiàn)的特點(diǎn)。對(duì)于選項(xiàng)D,USB是串行總線(xiàn)，不能同時(shí)傳輸兩位數(shù)據(jù)。

21.下列選項(xiàng)中，在I/O總線(xiàn)的數(shù)據(jù)線(xiàn)上傳輸?shù)男畔?/p>

I.I/O接口中的吩咐字II.I/O接口中的狀態(tài)字III.中斷類(lèi)型號(hào)

A.僅I、nB.僅I、IIIC.僅II、IIID.I、ILIII

21.D.考查I/O總線(xiàn)的特點(diǎn)。

IO接口與CPU之間的10總線(xiàn)有數(shù)據(jù)線(xiàn)、命令線(xiàn)和地址線(xiàn)。命令線(xiàn)和地址線(xiàn)都是單向

傳輸?shù)模瑥腃PU傳送給L0接口，而10接口中的命令字、狀態(tài)字以及中斷類(lèi)型號(hào)均是由

IO接口發(fā)往CPU的，故只能通過(guò)IO總線(xiàn)的數(shù)據(jù)線(xiàn)傳輸。

22.響應(yīng)外部中斷的過(guò)程中，中斷隱指令完成的操作，除愛(ài)護(hù)斷點(diǎn)外，還包括

I.關(guān)中斷II.保存通用寄存器的內(nèi)容

IIL形成中斷服務(wù)程序入口地址并送PC

A.僅I、IIB.僅I、IIIC.僅II、IIID.I、II、II

22.B?？肌鲷~(yú)中附隨指令。

在響應(yīng)外部中斷的過(guò)程中，中斷隱指令完成的操作包括：①關(guān)中斷；②保護(hù)斷點(diǎn)；③引

出中斷服務(wù)程序（形成中斷服務(wù)程序入口地址并送PC）,所以只有I、UI正確。II中的保存

通用寄存器的內(nèi)容是在進(jìn)入中斷服務(wù)程序后首先進(jìn)行的操作.

2024年計(jì)算機(jī)組成原理真題

12.某計(jì)算機(jī)主頻為1.2GHz,其指令分為4類(lèi)，它們?cè)诨鶞?zhǔn)程序中所占比例及

CPI如下表所示

指令類(lèi)型所占比例CPI

A50%2

B20%3

C10%4

D20%5

該機(jī)的MIPS數(shù)是

A.100B.200C.400D.600

12.C解析：基準(zhǔn)程序的CPI=2*0.5+3*0.2+4*0.1+5*0.2=3

，計(jì)算機(jī)的主頻為L(zhǎng)2GHa,為1200MHz,該機(jī)器的是MIPS為1200/3=400。

13.某數(shù)采納TEEE754單精度浮點(diǎn)數(shù)格式表示為C6400000H,則該數(shù)的值是

A.-1.5X213B.-1.5x2,2C.-0.5xx2,3D.-0.5x212

13.A

解析：IEEE754單精度浮點(diǎn)數(shù)格式為C6400000H,二進(jìn)制格式為

11000110010000000000000000000000,轉(zhuǎn)換為標(biāo)?隹的格式為：

S階碼尾數(shù)Y

11000110010000000000000000000000

因此,浮點(diǎn)數(shù)的值為-1.5x2"

14.某字長(zhǎng)為8位的計(jì)算機(jī)中，已知整型變量x、y的機(jī)器數(shù)分別為[x]補(bǔ)

=11110100,[y]#=10110000o若整型變量z=2*x+y/2,則z的機(jī)器數(shù)為

A.11000000B.00100100C.10101010D.溢出

14.A解析：將x左移一位，y右移一位，兩個(gè)數(shù)的補(bǔ)碼相加的機(jī)器數(shù)為

11000000

15.用海明碼對(duì)長(zhǎng)度為8位的數(shù)據(jù)進(jìn)行檢/糾錯(cuò)時(shí)，若能訂正一位錯(cuò)。則校驗(yàn)位數(shù)

至少為

A.2B.3C.4D.5

6c

解析：設(shè)校驗(yàn)位的位數(shù)為數(shù)據(jù)位的位數(shù)為〃，應(yīng)滿(mǎn)足卜述關(guān)系：2匕〃+&+1?！?8,

當(dāng)人4時(shí)，24(=16)>8+4+1(=13)符合要求，校驗(yàn)位至少是4位。

16.某計(jì)算機(jī)主存地址空間大小為256MB,按字節(jié)編址。虛擬地址空間大小為4

GB,采納頁(yè)式存儲(chǔ)管理，頁(yè)面大小為4KB,TLB(快表)采納全相聯(lián)映射，有4

個(gè)頁(yè)表項(xiàng)，內(nèi)容如下表所示。

有效位標(biāo)記頁(yè)框號(hào)???

0FF180H0C02II???

13FFF1H0035H???

002FF3H0351H???

103FFFH0153II

則對(duì)虛擬地址03FFF180H進(jìn)行虛實(shí)地址變換的結(jié)果是

A.0153180HB.0035180HC.TLB缺失D.缺頁(yè)

16.A解析:虛擬地址為03FFF180H,其中頁(yè)號(hào)為03FFFH,頁(yè)內(nèi)地址為180H,依

據(jù)題目中給出的頁(yè)表項(xiàng)可知頁(yè)標(biāo)記為03FFFH所對(duì)應(yīng)的頁(yè)框號(hào)為0153H,頁(yè)框號(hào)與

頁(yè)內(nèi)地址之和即為物理地址0153180IL

17.假設(shè)變址寄存器R的內(nèi)容為1000H,指令中的形式地址為2000H；地址

1000H中的內(nèi)容為2000H,地址2000H中的內(nèi)容為3000H,地址3000H中的內(nèi)容

為4000H,則變址尋址方式下訪問(wèn)到的操作數(shù)是

A.1000HB.2000HC.3000HD.4000H

17.D解析：依據(jù)變址尋址的主要方法，變址寄存器的內(nèi)容與形式地址的內(nèi)容相加

之后，得到操作數(shù)的實(shí)際地址，依據(jù)實(shí)際地址訪問(wèn)內(nèi)存，獲得操作數(shù)4000H。

變址寄存器形式地址

18.某CPU主頻為1.03GHz,采納4級(jí)指令流水線(xiàn)，每個(gè)流水段的執(zhí)行須要1個(gè)

時(shí)鐘周期。假定CPU執(zhí)行了100條指令，在其執(zhí)行過(guò)程中，沒(méi)有發(fā)生任何流水線(xiàn)堵

塞，此時(shí)流水線(xiàn)的吞吐率為

A.0.25義109條指令/秒B.0.97x1()9條指令/秒

C.1.0X109條指令/秒D.1.03x109條指令/秒

18.C解析：采納4級(jí)流水執(zhí)行100條指令，在執(zhí)行過(guò)程中共用

4+(100-1)=103個(gè)時(shí)鐘周期。CPU的主頻是L03GHz,也就是說(shuō)每秒鐘有1.03G

個(gè)時(shí)鐘周期。流水線(xiàn)的吞吐率為L(zhǎng)03G*100/103=1.0*109條指令/秒。

19.下列選項(xiàng)中，用于設(shè)備和設(shè)備限制器(I/O接口)之間互連的接口標(biāo)準(zhǔn)是

A.PCIB.USBC.AGPD.PCI-Express

19.B解析：設(shè)備和設(shè)備限制器之間的接口是USB接口，其余選項(xiàng)不符合，答案為

Bo

20.下列選項(xiàng)中，用于亮高RAID牢靠性的措施有

I.磁盤(pán)鏡像II.條帶化III.奇偶校驗(yàn)IV.增加Cache機(jī)制

A.僅I、IIB.僅I、IIIC.僅I、III和IVD.僅II、III和IV

20.B解析：能夠提高RAID牢靠性的措施主要是對(duì)磁盤(pán)進(jìn)行鏡像處理和進(jìn)行奇偶

校驗(yàn)。其余選項(xiàng)不符合條件。

21.某磁盤(pán)的轉(zhuǎn)速為10000轉(zhuǎn)/分，平均尋道時(shí)間是6ms,磁盤(pán)傳輸速率是20

MB/s,磁盤(pán)限制器延遲為0.2ms,讀取一個(gè)4KB的扇區(qū)所需的平均時(shí)間約為A.

9msB.9.4msC.12msD.12.4ms

21.B解析：磁盤(pán)轉(zhuǎn)速是10000轉(zhuǎn)/分鐘，平均轉(zhuǎn)一轉(zhuǎn)的時(shí)間是6ms,因此平均

查詢(xún)扇區(qū)的時(shí)間是3ms,平均尋道時(shí)間是6ms,讀取4KB扇區(qū)信息的時(shí)間為0.2

ms,信息延遲的時(shí)間為0.2ms,總時(shí)間為3+6+0.2+0.2=9.4ms。

22.下列關(guān)于中斷I/O方式和DMA方式比較的敘述中，錯(cuò)誤的是

A.中斷I/O方式懇求的是CPU處理時(shí)間，DMA方式;懇求的是總線(xiàn)運(yùn)用權(quán)

B.中斷響應(yīng)發(fā)生在一條指令執(zhí)行結(jié)束后，DMA響應(yīng)發(fā)生在一個(gè)總線(xiàn)事務(wù)完成后

C.中斷I/O方式下數(shù)據(jù)傳送通過(guò)軟件完成，DMA方式下數(shù)據(jù)傳送由硬件完成

D.中斷I/O方式適用于全部外部設(shè)備，DMA方式僅適用于快速外部設(shè)備

22.D解析：中斷處理方式：在I/O設(shè)備輸入每個(gè)數(shù)據(jù)的過(guò)程中，由于無(wú)需CPU

干預(yù)，因而可使CPU與I/O設(shè)備并行工作。僅當(dāng)輸完一個(gè)數(shù)據(jù)時(shí)，才需CPU花費(fèi)極

短的時(shí)間去做些中斷處理。因此中斷申請(qǐng)運(yùn)用的是CPU處理時(shí)間，發(fā)生的時(shí)間是在

一條指令執(zhí)行結(jié)束之后，數(shù)據(jù)是在軟件的限制下完成傳送。而DMA方式與之不同。

DMA方式：數(shù)據(jù)傳輸?shù)幕締挝皇菙?shù)據(jù)塊，即在CPU與I/O設(shè)備之間，每次傳送至

少一個(gè)數(shù)據(jù)塊；DMA方式每次申請(qǐng)的是總線(xiàn)的運(yùn)用權(quán)，所傳送的數(shù)據(jù)是從設(shè)備干脆

送入內(nèi)存的，或者相反；僅在傳送一個(gè)或多個(gè)數(shù)據(jù)塊的起先和結(jié)束時(shí)，才需CPU干

預(yù)，整塊數(shù)據(jù)的傳送是在限制器的限制下完成的。答案D的說(shuō)法不正確。

2024年計(jì)算機(jī)組成原理真題

12.程序P在機(jī)器M上的執(zhí)行時(shí)間是20秒，編譯優(yōu)化后，P執(zhí)行的指令數(shù)削減到原來(lái)

的70%,而CPI增加到原來(lái)的1.2倍，則P在M上的執(zhí)行時(shí)間是<,

A.8.4秒B.11.7秒C.14秒D.16.8秒

解：不妨設(shè)原來(lái)指令條數(shù)為x,那么原CPI就為20/x,經(jīng)過(guò)編譯優(yōu)化后，指令條數(shù)

削減到原來(lái)的70%,即指令條數(shù)為0.7x,而CPI增加到原來(lái)的1.2倍，即24/x,那么現(xiàn)

在P在M上的執(zhí)行時(shí)間就為指令條數(shù)為PI=0.7x*24/x=24*0.7=16.8秒，選D。

13.若x=103,y=-25,則下列表達(dá)式采納8位定點(diǎn)補(bǔ)碼運(yùn)算實(shí)現(xiàn)時(shí)，會(huì)發(fā)生溢出的

是o

A.x+yB.-x+yC.x-yD.-x-y

解：8位定點(diǎn)補(bǔ)碼表示的數(shù)據(jù)范圍為-128?127,若運(yùn)算結(jié)果超出這個(gè)范圍則會(huì)溢出，

A選項(xiàng)x+y=103-25=78,符合范圍，A解除；B選項(xiàng)-x+y=-103-25=-128,符合范圍，B解除;

D選項(xiàng)-x-y=-103+25=-78,符合范圍，D解除；C選項(xiàng)x-y=103+25=128,超過(guò)了127,選C。

該題也可依據(jù)二進(jìn)制寫(xiě)出兩個(gè)數(shù)進(jìn)行運(yùn)算視察運(yùn)算的進(jìn)位信息得到結(jié)果，不過(guò)這種

方法更為麻煩和耗時(shí)，在實(shí)際考試中并不舉薦。

14.float型數(shù)據(jù)據(jù)常用IEEE754單精度浮點(diǎn)格式表示。假設(shè)兩個(gè)float型變量x和丫分

別存放在位寄存器和中,若則和之間

32fif2(fi)=CC900000H,(f2)=B0C00000H,xy

的關(guān)系為o

A.x<y且符號(hào)相同B.x<y且符號(hào)不同

C.x>y且符號(hào)相同D.x>y且符號(hào)不同

此題還有更為簡(jiǎn)便的算法，(fl)與(⑵的前4位為1100與1011,可以看出兩數(shù)均為負(fù)

數(shù)，而階碼用移碼表示，兩數(shù)的階碼頭三位分別為100和011,可知(fl)的階碼大于(f2)

的階碼，又因?yàn)槭荌EEE754規(guī)格化的數(shù)，尾數(shù)部分均為l.xxx,則階碼大的數(shù)，真值的肯

定值必定大，可知(fl)真值的肯定值大于(f2)真值的肯定值，因?yàn)槎紴樨?fù)數(shù)，則(flj<(f2),

即

x<yo

15.某容量為256MB的存儲(chǔ)器由若干4M>6位的DRAM芯片構(gòu)成，該DRAM芯片的地

址引腳和數(shù)據(jù)引腳總數(shù)是o

A.19B.22C.30D.36

解.4M均位的芯片數(shù)據(jù)線(xiàn)應(yīng)為8根，地址線(xiàn)應(yīng)為log24M=22根，而DRAM采納地址

復(fù)用技術(shù)，地址線(xiàn)是原來(lái)的皿，且地址信號(hào)分行、列兩次傳送。地址線(xiàn)數(shù)為22/2=11根，

所以地址引腳與數(shù)據(jù)引腳的總數(shù)為11+8=19根，選A。

此題須要留意的是DRAM是采納傳兩次地址的策略的，所以地址線(xiàn)為正常的一半，這是許

多考生簡(jiǎn)單忽視的地方此題須要留意的是DRAM是采納傳兩次地址的策略的，所以地址線(xiàn)

為正常的一半，這是許多考生簡(jiǎn)單忽視的地方。

采納指令Cache與數(shù)據(jù)