First Day Presentation培訓(xùn)教材電子互聯(lián)

中程在線(北京)科技有限公司內(nèi)部教程注意保密硬件測試專用教程問題雖然我們的話題是圍繞著數(shù)字電路展開，但希望大家能夠重視模擬電路的基礎(chǔ)知識(shí)和模擬電路調(diào)試方面的經(jīng)驗(yàn)積累。因?yàn)槟M電路是培養(yǎng)工程師對(duì)硬件直覺的基礎(chǔ)。對(duì)硬件工作的理解(個(gè)人觀點(diǎn))動(dòng)手能力焊接能力搭建實(shí)驗(yàn)環(huán)境的能力基本調(diào)試技能基礎(chǔ)知識(shí)的理解熟讀芯片數(shù)據(jù)手冊知識(shí)擴(kuò)展對(duì)于硬件工程師，一定要在基礎(chǔ)知識(shí)掌握、動(dòng)手能力、溝通能力等多方面不斷的提升，才能夠從容應(yīng)對(duì)復(fù)雜的系統(tǒng)問題，并在解決問題的過程中不斷的積累、總結(jié)經(jīng)驗(yàn)，實(shí)現(xiàn)良性循環(huán)。例子通過電阻的電流大于20mA時(shí)，REG1=1,否則為0電源電壓大于4V，REG2=1，否則為0;電源在負(fù)載為500mA時(shí)，電源電壓大于4V;REG1&2=00時(shí)，軟件判斷系統(tǒng)異常，導(dǎo)致了一個(gè)比較嚴(yán)重的問題。請(qǐng)分析為什么會(huì)出現(xiàn)REG1和REG2同時(shí)為0的情況？(系統(tǒng)設(shè)計(jì)時(shí)，并沒有想到這種情況會(huì)出現(xiàn))話題1.數(shù)字電路的理解

N-MOS

PNP

ANDGateZenerDiodeXORGateSchottkyDiodePN結(jié)工作原理工作了幾年后，對(duì)于PN結(jié)的工作原理還能記起多少？隨著工作年限的增加，經(jīng)驗(yàn)會(huì)不斷積累，但基礎(chǔ)的理論知識(shí)還是需要經(jīng)常溫故一下的。二極管有一個(gè)PN結(jié)，三極管有兩個(gè)PN結(jié)。那么場效應(yīng)管的工作原理是什么呢？門電路問題:當(dāng)輸入為高(H)時(shí)，三極管Tr1的狀態(tài)？門電路參數(shù)對(duì)于數(shù)字信號(hào),1):要避免中間電平2):要注意信號(hào)沿不能過慢觸發(fā)器觸發(fā)器是構(gòu)成時(shí)序電路的基本器件，通過理解觸發(fā)器的工作原理，可以了解數(shù)字電路SPEC參數(shù)的由來，有利于更好地理解、設(shè)計(jì)數(shù)字電路。基本RS主從觸發(fā)器邊沿D觸發(fā)器CP為觸發(fā)器輸入時(shí)鐘D為觸發(fā)器輸入數(shù)據(jù)建立時(shí)間？保持時(shí)間？觸發(fā)器參數(shù)時(shí)序數(shù)字電路的建立時(shí)間、保持時(shí)間參數(shù)符合SPEC要求，這是保證數(shù)字電路穩(wěn)定工作的前提條件。通用輸入輸出(GPIO)端口結(jié)構(gòu)芯片的數(shù)據(jù)接收■內(nèi)部時(shí)鐘過采樣■觸發(fā)器鎖存■時(shí)鐘恢復(fù)與觸發(fā)器鎖存內(nèi)部時(shí)鐘過采樣SPI(SerialPeripheralInterface)作為一種同步、板級(jí)、中低速總線，很多主控芯片都集成若干SPI接口用于擴(kuò)展外圍設(shè)備。接收數(shù)據(jù)通常采用時(shí)鐘過采樣的方法。Verilog代碼示例觸發(fā)器鎖存DDR接口電路通過內(nèi)部鎖存器的方法實(shí)現(xiàn)高速信號(hào)接收。而且DDR接口還采用了叫做2n-prefetch的技術(shù)實(shí)現(xiàn)了內(nèi)部單沿采樣。而對(duì)于DDR2，采用了4n-prefecth實(shí)現(xiàn)了內(nèi)部時(shí)鐘速度僅為外部接口時(shí)鐘速度的一半。對(duì)于高速串行總線，并不像DDR接口電路這樣提供時(shí)鐘同步信號(hào)，對(duì)于它們的數(shù)據(jù)接收，首先利用CDR電路從數(shù)據(jù)中恢復(fù)時(shí)鐘信號(hào)，再完成對(duì)數(shù)據(jù)的鎖存。后續(xù)話題將繼續(xù)討論高速串行總線的調(diào)試與測試。DSP系統(tǒng)互聯(lián)■HPI接口連接■RapidIO系統(tǒng)互聯(lián)■其它簡單互聯(lián)方法DSP的HPI接口TIDSP提供HPI(HostPeripheralInterface)接口,可用來與主控芯片進(jìn)行連接。通過HPI接口，主控器可以訪問DSP的內(nèi)部空間，實(shí)現(xiàn)對(duì)DSP的控制，讀取DSP內(nèi)部SRAM的數(shù)據(jù)。利用ARM的外部總線接口的BANK3與DSP的HPI接口建立系統(tǒng)互聯(lián)。Bank3的地址范圍:0x08000000～0x0A000000,基地址BASE_ADDR=0x08000000;HCNTL[1:0]=00HPI控制寄存器讀寫;HCNTL[1:0]=10HPI數(shù)據(jù)寄存器自動(dòng)加地址讀寫;1):給出讀HPIC寄存器的ARM地址;2):給出自動(dòng)增加地址寫HPID寄存器的ARM地址

0x08100000

0x08020000RapidIO互聯(lián)在高速串行接口之前，DSP與主機(jī)以及DSP之間的互聯(lián)通常采用HPI或者PCI接口，缺點(diǎn)是信號(hào)線多、帶寬受限等。SerialRapidIO(S-RIO)是目前正在流行的一種芯片與芯片互聯(lián)、板與板之間的背板互聯(lián)的方法。TIDSPS-RIO1X,4XChipInterconnectionRapidIOSwitch稱作交換器，RapidIO的路由和交換是通過每個(gè)終端設(shè)備的ID號(hào)來實(shí)現(xiàn)的。每一個(gè)終端都會(huì)分配一個(gè)唯一的ID號(hào)，當(dāng)一個(gè)終端發(fā)出一個(gè)數(shù)據(jù)包時(shí)，在它的包頭中包含有目的終端的ID號(hào)和發(fā)送源端的ID號(hào)。每一個(gè)交換器在它的每一個(gè)端口上都有一個(gè)交換路由表，根據(jù)此表就可以決定此數(shù)據(jù)包由那一個(gè)端口送出。其它DSP互聯(lián)對(duì)于系統(tǒng)的互聯(lián)方法，并沒有一定之規(guī)。只要這種互聯(lián)能夠滿足系統(tǒng)的要求(數(shù)據(jù)吞吐率、系統(tǒng)響應(yīng)時(shí)間、功耗、實(shí)現(xiàn)復(fù)雜度、成本等)，任何連接方法(標(biāo)準(zhǔn)、非標(biāo)準(zhǔn)接口)都可以采用。SPI互聯(lián)，TIDSP的MCBSP配置成SPI接口模式

UART互聯(lián)

CAN總線互聯(lián)(系統(tǒng)級(jí)互聯(lián))

PCI總線互聯(lián)話題2.信號(hào)完整性SI主要考察兩個(gè)方面:信號(hào)時(shí)序和信號(hào)質(zhì)量。研究信號(hào)完整性(SI)的主要目的就是避免在設(shè)計(jì)的時(shí)候發(fā)生信號(hào)完整性問題，保證數(shù)據(jù)鏈路的可靠傳輸，從而提高產(chǎn)品的質(zhì)量。1.什么是傳輸線？2.判斷PCB走線是否是傳輸線？3.如何理解特性阻抗？在實(shí)際的設(shè)計(jì)中，不要過多的糾纏一些理論的東西。如果條件滿足，即使是一些幾十MHz的信號(hào)，也建議大家按照信號(hào)完整性的規(guī)范設(shè)計(jì)。由于系統(tǒng)設(shè)計(jì)的種種限制，認(rèn)定的高速信號(hào)無法滿足理想走線需求，此時(shí)工程師要有能力通過PCB仿真，以往經(jīng)驗(yàn)等界定風(fēng)險(xiǎn)高低。風(fēng)險(xiǎn)一般情況，建議嘗試。對(duì)于高風(fēng)險(xiǎn)情況，需要權(quán)衡項(xiàng)目需求，如果必須，建議嘗試同時(shí)提供備用方案。通常當(dāng)Tr≤4*Tpd的時(shí)候，需要按照高速電路的設(shè)計(jì)要求進(jìn)行設(shè)計(jì)。反射傳輸線反射現(xiàn)象的產(chǎn)生:反射現(xiàn)象的產(chǎn)生是由于在傳輸?shù)倪^程中遇到阻抗不連續(xù)的地方(光、聲波進(jìn)入到不同介質(zhì)，由于阻抗的不連續(xù)會(huì)產(chǎn)生反射現(xiàn)象，電信號(hào)也是同樣的道理)；

反射解決反射問題:

保證高速信號(hào)線有足夠大的參考地平面。端接技術(shù):

根據(jù)目標(biāo)特性阻抗以及PCB疊層結(jié)構(gòu)，調(diào)節(jié)PCB走線寬度和選擇適當(dāng)層作為參考。

芯片內(nèi)部沒有端接電阻時(shí)，需要采用外部端接電阻以達(dá)到阻抗匹配的目的。

傳輸時(shí)延DDR2-667電路中的DQS差分對(duì)與DQ的時(shí)序關(guān)系傳輸時(shí)延DDR是源同步總線(SourceSynchronousBus),在時(shí)序上面主要考慮的是由于PCB走線引起的偏斜(Skew).

某控制器發(fā)出的DQS與DQ的tDS=600pS，tDH=500pS，為了保證DDR芯片接收的時(shí)序(tDS=100pS,tDH=175pS),有如下關(guān)系:以上分析是非常寬泛的，在實(shí)際設(shè)計(jì)中，對(duì)于關(guān)鍵信號(hào)一定要遵循等長原則。測試時(shí)序參數(shù)，需要采取統(tǒng)計(jì)測量方法。LDQ-LDQS=(0.6-0.1)/0.167(ns/inch)=76.1mm;LDQS-LDQ=(0.5-0.175)/0.167(ns/inch)=49.5mm;如果DQ相對(duì)于DQS的走線過長，將會(huì)導(dǎo)致建立時(shí)間不滿足要求。反之，保持時(shí)間不滿足要求。地彈地彈是指芯片內(nèi)部的“地”與PCB的大地之間的電平變化。地彈會(huì)使IC器件輸入端產(chǎn)生二次觸發(fā)(誤動(dòng)作)，導(dǎo)致邏輯錯(cuò)誤。地彈對(duì)于上面的電路，C=6pF(芯片引腳電容)，R=10Ohm(開關(guān)電阻)，L=10nH(芯片引腳封裝電感)，輸入為1.8V的負(fù)跳變，輸入信號(hào)受地彈影響的電壓波形，SPICE仿真結(jié)果:地彈調(diào)節(jié)R=25Ohm，輸入信號(hào)受地彈影響的電壓波形，PSPICE仿真結(jié)果:地彈地彈是由于芯片引腳封裝的電感引起的。地彈影響輸入端信號(hào)，導(dǎo)致二次觸發(fā)。在芯片輸出信號(hào)線上串接電阻可有效減小地彈。對(duì)于總線同時(shí)、同相翻轉(zhuǎn)的情況，地彈會(huì)產(chǎn)生更大危害。

現(xiàn)今的主流芯片供應(yīng)商通過地引腳的分配，能夠很好的解決地彈問題，需要注意FPGA以及一些邏輯芯片。對(duì)于一些芯片，輸出信號(hào)的沿速度可以控制(SlewControl),降低SlewRate可以減小地彈。

并聯(lián)端接電阻也可有效減小地彈。地彈的板級(jí)測試非常困難，也難于調(diào)試，需要通過設(shè)計(jì)保證。非單調(diào)性非單調(diào)性就是指在邏輯高低電平之間上升沿或下降沿處非單調(diào)。非單調(diào)性實(shí)際的調(diào)試過程中，非單調(diào)性是比較常見的一種信號(hào)完整性問題。非單調(diào)性非單調(diào)性電源下降的主要原因來自PCB走線電感對(duì)快速變化的電流產(chǎn)生的反電動(dòng)勢阻礙電流的增加，使得芯片電源節(jié)點(diǎn)處電壓下降。對(duì)于高速系統(tǒng)的電源分析，其實(shí)是有一個(gè)叫做電源完整性(PI)的概念。對(duì)于系統(tǒng)的某電源，不僅僅是直流阻抗，在關(guān)心的頻率范圍內(nèi)的阻抗要低于設(shè)定的目標(biāo)阻抗。簡單的解決方法:在芯片的電源引腳處加去耦電容，充當(dāng)蓄電池的作用。電源完整性的提出，是由于去耦電容并非是理想電容，在超過其諧振點(diǎn)的頻率上呈現(xiàn)電感性，不同的電容的并聯(lián)會(huì)產(chǎn)生并聯(lián)諧振，使得在該頻點(diǎn)上的電容組合不能很好的充當(dāng)蓄電池的作用。非單調(diào)性通過PCB仿真獲得的電源平面的阻抗與頻率波形:串?dāng)_串?dāng)_:由于電磁耦合在相鄰的傳輸線上產(chǎn)生的電壓與電流噪聲干擾。通過電容耦合進(jìn)入的干擾稱之為容性串?dāng)_；通過電感耦合進(jìn)入的干擾稱之為感性串?dāng)_。受害網(wǎng)絡(luò)靠近干擾源一端的串?dāng)_稱之為近端串?dāng)_(后向串?dāng)_)；遠(yuǎn)離干擾源一端的串?dāng)_稱之為遠(yuǎn)端串?dāng)_(前向串?dāng)_)。串?dāng)_電流的形成串?dāng)_在實(shí)際調(diào)試中難于定位，重點(diǎn)信號(hào)要做足仿真工作，確保信號(hào)完整性。電容耦合與電感耦合的電流方向如圖所示，當(dāng)耦合長度到達(dá)某個(gè)值以后，后向串?dāng)_將趨向穩(wěn)定，容性與感性串?dāng)_方向相同。前向串?dāng)_是一個(gè)不斷疊加的過程，容性與感性串?dāng)_方向相反。傳輸損耗在高速信號(hào)(GHz)傳輸中，介質(zhì)損耗與趨膚效應(yīng)已經(jīng)成為設(shè)計(jì)面臨的主要問題。1:為什么頻率越高，導(dǎo)體的歐姆損耗越大？2:為什么微帶線比帶狀線的傳輸損耗??？介質(zhì)損耗:絕緣材料在交變電場的作用下會(huì)產(chǎn)生能量的損耗；損耗與介電常數(shù)成正比，通常使用的FR4基板的介電常數(shù)為4.0-4.5.趨膚效應(yīng):高頻信號(hào)集中在導(dǎo)體的表面?zhèn)鬏敗?/p>

傳輸損耗傳輸損耗帶來的傳輸信道的低通效應(yīng)，頻率越高的信號(hào)幅度衰減越大。同時(shí)也使得脈沖的寬度大大超過1bit的周期，造成了碼間干擾。電磁干擾(EMI)電磁干擾主要包括傳導(dǎo)干擾與輻射干擾。傳導(dǎo)干擾就是通過電解質(zhì)把一個(gè)電網(wǎng)絡(luò)上的信號(hào)耦合到另一個(gè)電網(wǎng)絡(luò)。輻射干擾一般是通過電磁感應(yīng)的形式在空間進(jìn)行傳播的，一般可通過測試儀器探測電子設(shè)備周邊規(guī)定范圍內(nèi)的電磁場強(qiáng)度，以測試電子設(shè)備的電磁兼容性。產(chǎn)品需要通過電磁兼容測試(EMCTest)，其中包括EMI的測試。通常解決EMI問題的方法包括:1:合理的PCB布局(主要考慮信號(hào)回流的問題)2:在信號(hào)線、電源線上串接磁珠3:在信號(hào)線、電源線上并接小電容4:敏感設(shè)備、干擾設(shè)備安裝屏蔽罩，并良好接地5:吸波材料的使用電磁干擾在同一塊電路板的不同功能區(qū)就會(huì)產(chǎn)生很大的影響，對(duì)一些敏感的RF設(shè)備造成性能嚴(yán)重下降。在測試計(jì)劃中，如果系統(tǒng)有電磁敏感設(shè)備，需要安排一些特殊的測試，如在系統(tǒng)自身產(chǎn)生強(qiáng)干擾的情況下，測試接收設(shè)備的接收靈敏度。話題3.硬件測試與調(diào)試硬件測試:

目的:盡可能多的找出產(chǎn)品設(shè)計(jì)中的問題，給出具有一定可信度的質(zhì)量評(píng)價(jià)。硬件測試重點(diǎn)(個(gè)人觀點(diǎn)):1:有完備的、清晰明確的、切實(shí)可行的測試計(jì)劃（TestPlan）測試計(jì)劃至少需要包括測試項(xiàng)詳細(xì)描述、測試條件列表、測試方法與步驟、判別標(biāo)準(zhǔn)以及測試結(jié)果輸出格式。其它還應(yīng)包括時(shí)間表、測試所需資源列表等。2:搭建通用自動(dòng)測試平臺(tái)內(nèi)容:信號(hào)質(zhì)量測試

、時(shí)序測試、功能測試

、性能測試

、容錯(cuò)測試、長時(shí)間驗(yàn)證測試、一致性測試、測試結(jié)果統(tǒng)計(jì)分析

。意義:測試不僅僅是為了找出錯(cuò)誤。通過分析錯(cuò)誤產(chǎn)生的原因和錯(cuò)誤的分布特征，可以幫助發(fā)現(xiàn)當(dāng)前設(shè)計(jì)的缺陷以便改進(jìn)。同時(shí)，這種分析也能幫助我們設(shè)計(jì)出有針對(duì)性地檢測方法，改善測試的有效性。硬件測試重點(diǎn)(個(gè)人觀點(diǎn)):2:搭建通用自動(dòng)測試平臺(tái)

搭建自動(dòng)測試平臺(tái)可以進(jìn)行批量的實(shí)驗(yàn)室設(shè)計(jì)驗(yàn)證，得到的數(shù)據(jù)可以進(jìn)行統(tǒng)計(jì)分析。通常自動(dòng)測試平臺(tái)需要通過FPGA進(jìn)行系統(tǒng)的多路控制，利用NI的DAQ采集卡完成對(duì)模擬信號(hào)的采集，PC完成對(duì)信號(hào)的后端分析。利用GPIB實(shí)現(xiàn)PC對(duì)示波器等儀器的控制，實(shí)現(xiàn)更復(fù)雜的標(biāo)準(zhǔn)接口一致性測試。

DDR的分析與測試常聽到有工程師說我已經(jīng)試了很多方法還是沒有解決問題，現(xiàn)在已經(jīng)沒有什么思路了。只有工程師有良好的理論基礎(chǔ)并且掌握了所調(diào)試部分各個(gè)側(cè)面的知識(shí)，才能夠想出更多調(diào)試的方法。希望通過DDR的分析與測試，給大家一些解決問題的思路。同時(shí)，推而廣之到其它電路的調(diào)試中。DDR狀態(tài)機(jī)Pre-charge:DDR做換行讀寫時(shí)，就需要對(duì)之前操作行進(jìn)行一次Pre-Charge.Pre-charge的操作過程是用S-AMP讀出所有工作行存儲(chǔ)單元的值，如果為1重寫，如果為0，不操作。Pre-Charge后將關(guān)閉現(xiàn)有工作行。Auto-Refresh:DDR控制器會(huì)定期刷新，以維持存儲(chǔ)單元的數(shù)據(jù)。刷新的方法與Pre-charge相同，在刷新的過程中，所有SDRAM的Bank都停止工作，操作只能等待，無法執(zhí)行。DDRSDRAM依靠來自控制器提供的時(shí)鐘完成刷新。Self-Refresh:用于休眠模式下的數(shù)據(jù)保存，在這種情況下，外部控制器已經(jīng)處于休眠狀態(tài)，不提供用于操作的時(shí)鐘，設(shè)備依靠內(nèi)部時(shí)鐘完成刷新工作。休眠模式下，所有DDR的信號(hào)都是無效的，當(dāng)把SDCKE從新拉高，SDRAM將退出自刷新模式。PowerDown:低功耗模式，在空閑狀態(tài)、行選通狀態(tài)均可以直接進(jìn)入低功耗模式。在ActivePowerDown(行選通低功耗模式)，控制器需要持續(xù)輸出時(shí)鐘信號(hào)，除了CK和CKE信號(hào)，所有輸入都處于關(guān)閉狀態(tài)。低功耗模式的持續(xù)時(shí)間受刷新影響。MRS:MRS、EMRS命令對(duì)DDRMemory的模式寄存器進(jìn)行設(shè)置，包括CASLatency、WR(WriteRecoveryTime)、BurstLength、TestMode、PartialArraySelf-refresh、RTTResistorSelection等。

有Pre-charge為什么還要Auto-Refresh?DDR有8192行，PowerDown最長持續(xù)時(shí)間為9個(gè)刷新間隔，PD持續(xù)時(shí)間？DDR的重要時(shí)序參數(shù)為什么Burst讀比Burst寫開始auto-precharge的時(shí)間短？tWR稱之為DDR的寫恢復(fù)時(shí)間；為什么“寫”不可以與Pre-charge并行操作？DDR2電氣參數(shù)

時(shí)鐘參數(shù)時(shí)鐘電氣參數(shù)主要包括:周期抖動(dòng)(PeriodJitter)、周期到周期抖動(dòng)(CycletoCycleJitter)、累計(jì)誤差(CumulativeError)、平均高脈沖寬度(AverageHighPulseWidth)、占空比失真(DutyCycleDistortion).

信號(hào)質(zhì)量單端信號(hào)交流輸入?yún)?shù)(SingleEndedACInputParameter)DQ、DM、Address、Control信號(hào)或者DQS(配置DQS為單端信號(hào)的情況)，都需要滿足單端信號(hào)的電氣特性。VIH(ac),VIL(ac):示波器的測量方法是找到差分DQS信號(hào)的交叉時(shí)間點(diǎn)，向前推tDS作為測量時(shí)間點(diǎn)，記錄測量到的最小電壓值(對(duì)于VIL(ac)是測量最大值)。VIH(dc),VIL(dc):找到DQS信號(hào)的交叉的時(shí)間點(diǎn)，向前tDS,向后tDH作為有效時(shí)間口，利用直方圖功能，找到最小值(對(duì)于VIL(dc)是測量最大值)tDS:數(shù)據(jù)的建立時(shí)間tDH:數(shù)據(jù)的保持時(shí)間

信號(hào)質(zhì)量差分信號(hào)交流輸入/輸出參數(shù)(DifferentialSignalACInput/Output）輸入差分信號(hào)CK，以及DDR寫的DQS信號(hào)，分別測量VID(ac),VIX(ac).輸出差分信號(hào)測量DDR讀的DQS信號(hào)，分別測量VOX(ac)單端信號(hào)的過沖/下沖(SingleEndedSignalOvershoot/Undershoot)

時(shí)序(Timing)時(shí)序包括時(shí)鐘時(shí)序、數(shù)據(jù)選通時(shí)序、數(shù)據(jù)時(shí)序、命令和地址時(shí)序四個(gè)部分。時(shí)鐘時(shí)序(ClockTiming):tAC:DDR讀，DQ與距離最近的CK的時(shí)間差。[-400pS,400pS]tDQSCK:DDR讀，DQS與距離最近的CK的時(shí)間差。[-350pS,350pS]數(shù)據(jù)選通時(shí)序

(DQSTiming)tDQSQ:DDR讀，DQ與相對(duì)應(yīng)的DQS的延時(shí)。MAX:200pStDQSS:DDR寫，DQS與對(duì)應(yīng)CK的延時(shí)。[-0.25TCK,0.25TCK]

[-625pS,625pS]數(shù)據(jù)時(shí)序

(DataTiming)tDS:DDR寫，DQ/DM與相對(duì)應(yīng)的DQS的建立時(shí)間。MIN:50pStDH:DDR寫，DQ/DM與對(duì)應(yīng)的DQS的保持時(shí)間。MIN:125pS命令和地址時(shí)序(CommandandAddressTiming)tIS:Address和Control信號(hào)與CK之間的建立時(shí)間。MIN:175pStIH:Address和Control信號(hào)與CK之間的保持時(shí)間。MIN:250pS總結(jié)1:能夠掌握DDR最基本的電氣參數(shù)要求，并能夠理解其與信號(hào)完整性理論之間的關(guān)系。

對(duì)于DDR測試的信號(hào)質(zhì)量部分，不管是時(shí)鐘的抖動(dòng)還是單端信號(hào)的過沖/下沖，對(duì)于DDR電路在很大程度上都是在考察信號(hào)匹配問題。因此，在設(shè)計(jì)上要注意拓?fù)浣Y(jié)構(gòu)、端接電阻的擺放位置、差分電阻的端接等知識(shí)。對(duì)于DDR測試的時(shí)序部分，主要是控制信號(hào)的長度，對(duì)DDR信號(hào)分組是必要的。1):DQ/DM與DQS之間的長度控制，最好在+/-50MIL的范圍內(nèi)2):CAS/RAS/CS/WE/SKE/A[15:0]/BA[2:0]與CK長度差最好保持在+/-100MIL3):DQS0,DQS1……與CK之間并沒有直接的時(shí)序關(guān)系，但長度差最好保持+/-300MIL

對(duì)DDR認(rèn)識(shí)的誤區(qū):幾個(gè)GHz的高速串行總線設(shè)計(jì)的都很穩(wěn)定，DDR應(yīng)該更容易。

(高速串行總線的穩(wěn)定是如何定義的？至少需要通過BER測試才能夠得出結(jié)論。)(DDR設(shè)計(jì)絕對(duì)是一個(gè)復(fù)雜的工作，體現(xiàn)在大量走線的等長設(shè)計(jì)和端接設(shè)計(jì)上。)芯片位置擺放拓?fù)浣Y(jié)構(gòu)拓?fù)浣Y(jié)構(gòu)2:對(duì)DDR的狀態(tài)機(jī)有所了解，如Self-refresh,Power-Down等工作特性。對(duì)DDR的內(nèi)部寄存器(MR,EMR)有所了解。3:對(duì)于DDR的關(guān)鍵時(shí)序指標(biāo)有所了解，比如列選通延時(shí)(CASLatency)、行選通到列選通延時(shí)(RCD)、讀延時(shí)(ReadLatency)、寫延時(shí)(WriteLatency)等。

DDR調(diào)試1:對(duì)比測試2:設(shè)計(jì)檢查

(1):原理圖和PCB是否按照DesignGuide的要求完成

(DDR主要是等長和端接)3:板子檢查在很多情況下，有可能出現(xiàn)所有板子工廠打件全部打錯(cuò)的情況，但通常多為外圍的一些小型器件容易出現(xiàn)這種問題。為了邏輯縝密，工程師最好先排查這部分的問題。

(1):是不是所有的板子都有類似的問題，如果不是的話，有可能是焊接問題。

(2):是否與控制器或者存儲(chǔ)器的不同批次有關(guān)。

(3):是否與軟件的不同版本有關(guān)。

(4):