《數(shù)字技術(shù)基礎(chǔ)》課件-數(shù)字技術(shù)基礎(chǔ)第七章VIP

數(shù)字技術(shù)基礎(chǔ)第七章時(shí)序電路板塊時(shí)序電路

內(nèi)容簡(jiǎn)介第七章時(shí)序電路

邏輯電路工作原理邏輯符號(hào)脈沖波形真值表時(shí)序電路概述寄存器同步計(jì)數(shù)器異步計(jì)數(shù)器章節(jié)第一節(jié)時(shí)序電路概述第二節(jié)寄存器第三節(jié)同步計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器第七章時(shí)序電路

第七章時(shí)序電路

第一節(jié)時(shí)序電路概述在數(shù)字系統(tǒng)中，如果一個(gè)數(shù)字邏輯電路在某一時(shí)刻的輸出不僅取決于同一時(shí)刻該電路的輸入，而且還與它過去的狀態(tài)（以前的輸入、輸出信號(hào)）有關(guān)，那么這個(gè)電路就被稱為時(shí)序邏輯電路，簡(jiǎn)稱為時(shí)序電路。最典型的時(shí)序電路就是計(jì)數(shù)器和寄存器。它們的應(yīng)用非常廣泛。

概述時(shí)序邏輯電路的特點(diǎn)任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而且還和電路過去的狀態(tài)有關(guān)。而前面學(xué)過的組合邏輯電路的特點(diǎn)是其任意時(shí)刻的輸出狀態(tài)僅取決于該時(shí)刻的輸入狀態(tài)。組合邏輯電路基本單元是門電路，沒有記憶功能；時(shí)序邏輯電路基本單元是觸發(fā)器，有記憶功能。第一節(jié)時(shí)序電路概述第一節(jié)時(shí)序電路概述時(shí)序電路的結(jié)構(gòu)邏輯功能描述時(shí)序電路結(jié)構(gòu)框圖如圖7-1所示。包括組合邏輯電路和具有記憶功能的存儲(chǔ)電路。

A1…An是外輸入信號(hào)；

F1…Fm是外輸出信號(hào)；

W1…Wk是存儲(chǔ)電路的控制輸入；

Y1…YJ是內(nèi)部狀態(tài)變量，即存儲(chǔ)電路的輸出狀態(tài)，也就是一般所說的時(shí)序邏輯電路的狀態(tài)。圖7-1時(shí)序電路結(jié)構(gòu)框圖第一節(jié)時(shí)序電路概述按照結(jié)構(gòu)圖，我們可以列出三組方程來描述時(shí)序電路：

設(shè)tn+1，tn分別為相鄰的兩個(gè)離散的時(shí)間瞬間，則有矢量F(tn)是A(tn)、Y(tn)的函數(shù)，稱為輸出方程。矢量W(tn)是A(tn)、Y(tn)的函數(shù)，稱為驅(qū)動(dòng)方程。矢量Y(tn+1)是W(tn)、Y(tn)的函數(shù)，稱為狀態(tài)方程。由此可見，時(shí)序電路的輸出值不僅和電路現(xiàn)時(shí)的輸入值有關(guān)，而且同電路過去各時(shí)刻的輸入信號(hào)有關(guān)，即與時(shí)間因素有關(guān)。第一節(jié)時(shí)序電路概述分析時(shí)序電路的目的是確定已知電路的邏輯功能和工作特點(diǎn)。具體步驟如下：①根據(jù)給定的時(shí)序電路，寫出相關(guān)驅(qū)動(dòng)方程和輸出方程。并經(jīng)化簡(jiǎn)后得到最簡(jiǎn)函數(shù)式。②確定各個(gè)觸發(fā)器的狀態(tài)方程。把驅(qū)動(dòng)方程代入觸發(fā)器的特性方程，就得到狀態(tài)方程。③求出對(duì)應(yīng)狀態(tài)值。列狀態(tài)轉(zhuǎn)換真值表、畫狀態(tài)圖和時(shí)序圖。④歸納上述分析結(jié)果，確定時(shí)序電路的邏輯功能。

時(shí)序電路分析方法第一節(jié)時(shí)序電路概述例7-1分析如圖7-2所示的時(shí)序電路的邏輯功能。

時(shí)序電路的分析舉例圖7-2時(shí)序電路第一節(jié)時(shí)序電路概述解：首先寫相關(guān)方程式。①時(shí)鐘方程：②驅(qū)動(dòng)方程：③輸出方程：其次求各個(gè)觸發(fā)器的狀態(tài)方程。J-K觸發(fā)器特性方程為：將對(duì)應(yīng)驅(qū)動(dòng)方程分別代入特性方程，進(jìn)行化簡(jiǎn)變換可得狀態(tài)方程：第一節(jié)時(shí)序電路概述然后求出對(duì)應(yīng)狀態(tài)值。①列狀態(tài)表：列出電路輸入信號(hào)和觸發(fā)器原態(tài)的所有取值組合，代入相應(yīng)的狀態(tài)方程，求得相應(yīng)的觸發(fā)器次態(tài)及輸出，具體如表7-1所示。Z00010011001011111000第一節(jié)時(shí)序電路概述表7-1狀態(tài)表②畫狀態(tài)圖如圖7-3(a)所示，畫時(shí)序圖如圖7-3(b)所示。(a)狀態(tài)圖(b)時(shí)序圖圖7-3時(shí)序電路對(duì)應(yīng)的狀態(tài)圖和時(shí)序圖第一節(jié)時(shí)序電路概述第一節(jié)時(shí)序電路概述最后歸納上述分析結(jié)果，確定該時(shí)序電路的邏輯功能是帶進(jìn)位輸出的同步四進(jìn)制加法計(jì)數(shù)器。例7-2對(duì)圖7-4所示的電路進(jìn)行時(shí)序電路分析。

例題第一節(jié)時(shí)序電路概述圖7-4簡(jiǎn)單時(shí)序電路解：根據(jù)電路圖列出電路的激勵(lì)方程為：

電路的特征方程為：

電路的輸出方程為：

第一節(jié)時(shí)序電路概述根據(jù)相關(guān)方程式畫出波形圖如圖7-5所示。圖7-5波形圖第一節(jié)時(shí)序電路概述按觸發(fā)脈沖輸入方式的不同，時(shí)序電路可分為同步時(shí)序電路和異步時(shí)序電路。同步時(shí)序電路是指各觸發(fā)器狀態(tài)的變化受同一個(gè)時(shí)鐘脈沖控制；而在異步時(shí)序電路中，各觸發(fā)器狀態(tài)的變化不受同一個(gè)時(shí)鐘脈沖控制。第一節(jié)時(shí)序電路概述第二節(jié)寄存器

第二節(jié)寄存器寄存器是在數(shù)字系統(tǒng)中用來存放二進(jìn)制數(shù)據(jù)或運(yùn)算結(jié)果的一種常用的邏輯部件，所以它經(jīng)常被稱作中間存儲(chǔ)器。寄存器除了具有接收數(shù)據(jù)、保存數(shù)據(jù)和傳送數(shù)據(jù)等基本功能外，還具有左、右移位，串、并輸入，串、并輸出以及預(yù)置、清零等各種功能，從而構(gòu)成多功能寄存器。第二節(jié)寄存器能夠存放二進(jìn)制代碼的電路稱為數(shù)碼寄存器。按照接收數(shù)碼的方式可以分為單拍式和雙拍式兩種。單拍式：接收數(shù)據(jù)后直接把觸發(fā)器置為相應(yīng)的數(shù)據(jù)，不考慮初態(tài)。雙拍式：接收數(shù)據(jù)之前，先清零，第二拍把觸發(fā)器置為接收的數(shù)據(jù)。邏輯電路如圖7-7所示。

數(shù)碼寄存器第二節(jié)寄存器如圖7-6所示，當(dāng)CP的高電平來臨時(shí)，加在D端的輸入數(shù)據(jù)D1~D4就并行存入寄存器。因?yàn)檩斎霐?shù)據(jù)加于觸發(fā)器的D端，數(shù)碼若為“1”，D也為“1”。由D觸發(fā)器的真值表可知，CP作用后，D觸發(fā)器的輸出端Qn+1=Dn=1；若輸入數(shù)碼為“0”，Qn+1=Dn=0。可見，不管各位觸發(fā)器的原狀態(tài)如何，在CP脈沖作用后，輸入數(shù)碼D1~D4就存入寄存器，而不需要預(yù)先“清零”。單拍式數(shù)碼寄存器圖7-6單拍式數(shù)碼寄存器第二節(jié)寄存器圖7-7雙拍式數(shù)碼寄存器第二節(jié)寄存器第二節(jié)寄存器移位寄存器具有數(shù)碼寄存和移位兩個(gè)功能。在移位脈沖的作用下，數(shù)碼若向左移一位，則稱為左移；反之稱為右移。移位寄存器只有向一個(gè)方向移位功能的稱為單向移位寄存器，既可向左移也可向右移的稱為雙向移位寄存器。

移位寄存器第二節(jié)寄存器邏輯電路如圖7-8所示。D觸發(fā)器組成的移位寄存器圖7-8D觸發(fā)器組成的單向移位寄存器邏輯電路工作原理如下。這是一個(gè)具有串行數(shù)據(jù)輸入端和并行數(shù)據(jù)輸出端的簡(jiǎn)單移位寄存器。它使用D觸發(fā)器來實(shí)現(xiàn)，它是一個(gè)同步電路，也就是說，所有的觸發(fā)器均在一個(gè)脈沖邊沿同時(shí)讀前一個(gè)觸發(fā)器的信息。移位寄存器的每一位也是由觸發(fā)器組成的，但由于它需要有移位功能，所以每位觸發(fā)器的輸出端與下一位觸發(fā)器的數(shù)據(jù)輸入端相連接，所有觸發(fā)器共用一個(gè)時(shí)鐘脈沖，使它們同步工作。第二節(jié)寄存器在移位的過程中，移出方向端口處觸發(fā)器的數(shù)據(jù)將移出寄存器，稱為串行輸出，簡(jiǎn)稱串出；在寄存器另一端口處的觸發(fā)器將有數(shù)據(jù)移入寄存器，稱為串行輸入，簡(jiǎn)稱串入。如果連續(xù)來幾個(gè)時(shí)鐘脈沖，寄存器中的數(shù)據(jù)就會(huì)從串行輸出端一個(gè)一個(gè)送出，這樣可以將寄存器中的數(shù)據(jù)取出，同時(shí)有新的數(shù)據(jù)從串入端一個(gè)一個(gè)進(jìn)入寄存器。從寄存器中取出數(shù)據(jù)還有另一種方式，就是從每位觸發(fā)器的輸出端引出，這種輸出方式稱并行輸出，簡(jiǎn)稱并出，同理送入數(shù)據(jù)有并入的方式。第二節(jié)寄存器邏輯符號(hào)如圖7-9所示。圖7-9單向移位寄存器邏輯符號(hào)第二節(jié)寄存器脈沖波形如圖7-10所示。圖7-10單向移位寄存器脈沖波形圖第二節(jié)寄存器第二節(jié)寄存器邏輯電路如圖7-11所示。雙向移位寄存器圖7-11雙向移位寄存器邏輯電路工作原理如下。此電路原理同簡(jiǎn)單的移位寄存器，只是附加了左移輸入端，這樣可以進(jìn)行雙向移位。第二節(jié)寄存器邏輯符號(hào)如圖7-12所示。圖7-12雙向移位寄存器邏輯符號(hào)第二節(jié)寄存器

第三節(jié)同步計(jì)數(shù)器計(jì)數(shù)器是一種記憶加在輸入端上的時(shí)鐘脈沖個(gè)數(shù)的時(shí)序電路，它是由不同的觸發(fā)器連接而成的，通過觸發(fā)器輸入端的控制和觸發(fā)器的相互連接，可以構(gòu)成各種不同的計(jì)數(shù)器。時(shí)序電路中包含的觸發(fā)器的所有的時(shí)鐘脈沖輸入端均同時(shí)由一個(gè)時(shí)鐘脈沖信號(hào)觸發(fā)，整個(gè)網(wǎng)絡(luò)的開關(guān)時(shí)間相當(dāng)于一個(gè)觸發(fā)器的開關(guān)時(shí)間，這種計(jì)數(shù)器稱為同步計(jì)數(shù)器。第三節(jié)同步計(jì)數(shù)器第三節(jié)同步計(jì)數(shù)器

同步計(jì)數(shù)器的設(shè)計(jì)由電路得到真值表和時(shí)序圖由真值表得到邏輯功能表達(dá)式由邏輯表達(dá)式設(shè)計(jì)電路由電路得到真值表和時(shí)序圖實(shí)驗(yàn)：根據(jù)圖7-13安裝電路，借助一個(gè)無(wú)振動(dòng)的按鍵（常開觸點(diǎn)）多次發(fā)出節(jié)拍，并通過發(fā)光二極管觀察輸出端Q1和Q2。結(jié)果：發(fā)光二極管相應(yīng)于二進(jìn)制碼的時(shí)鐘脈沖發(fā)光，實(shí)現(xiàn)了0~3的計(jì)數(shù)。圖7-130~3二進(jìn)制計(jì)數(shù)器第三節(jié)同步計(jì)數(shù)器如表7-2所示，因?yàn)橛?jì)數(shù)器具有0、1、2、3四個(gè)狀態(tài)。所以這個(gè)二進(jìn)制計(jì)數(shù)器的真值表有四行。真值表分為兩個(gè)區(qū)域，這些區(qū)域說明計(jì)數(shù)器在時(shí)間點(diǎn)tn和tn+1時(shí)，即在時(shí)鐘脈沖到來的前后電路的狀態(tài)。q1n是輸出端Q1在時(shí)間點(diǎn)tn的值，q1n+1是輸出端Q1在時(shí)間點(diǎn)tn+1的值。如在時(shí)間點(diǎn)tn輸出端Q1和Q2具有0值，在時(shí)鐘脈沖之后輸出端Q1具有1，而輸出端Q2繼續(xù)為0。這個(gè)值對(duì)于下一個(gè)時(shí)鐘脈沖來說相應(yīng)于時(shí)間點(diǎn)tn，所以它在這個(gè)時(shí)間區(qū)域進(jìn)位。而根據(jù)真值表可以得到時(shí)序圖，如圖7-14所示。第三節(jié)同步計(jì)數(shù)器表7-20~3二進(jìn)制計(jì)數(shù)器真值表時(shí)間點(diǎn)tn時(shí)間點(diǎn)tn+1q2nq1nq2n+1q1n+10001011010111100第三節(jié)同步計(jì)數(shù)器圖7-140~3二進(jìn)制計(jì)數(shù)器時(shí)序圖第三節(jié)同步計(jì)數(shù)器對(duì)于一個(gè)同步計(jì)數(shù)器所需的同步觸發(fā)器數(shù)量可以由電路狀態(tài)得到。一個(gè)觸發(fā)器具有21=2的狀態(tài)，兩個(gè)觸發(fā)器具有22=4的狀態(tài)，三個(gè)觸發(fā)器具有23=8的狀態(tài)，最常見的是具有四個(gè)觸發(fā)器的計(jì)數(shù)器。四個(gè)觸發(fā)器的計(jì)數(shù)器具有24=16的狀態(tài)，可以從0到15計(jì)數(shù)。一個(gè)計(jì)數(shù)器所需的觸發(fā)器個(gè)數(shù)x應(yīng)滿足：2x≥n，式中n為計(jì)數(shù)器的模，它表示該計(jì)數(shù)器一共有n種輸出狀態(tài)，故圖7-13電路也可稱其為模4加1計(jì)數(shù)器，當(dāng)n＜2x時(shí)，那些缺省的輸出組合可用任意項(xiàng)來表示。第三節(jié)同步計(jì)數(shù)器由真值表得到邏輯功能表達(dá)式由真值表可以求得時(shí)序電路的邏輯表達(dá)式。邏輯表達(dá)式由其所具有的觸發(fā)器的數(shù)量相同的開關(guān)代數(shù)方程式構(gòu)成。所以對(duì)于電路的每個(gè)觸發(fā)器均根據(jù)真值表制作一個(gè)在時(shí)間點(diǎn)tn+1的卡諾圖。借助于每個(gè)卡諾圖可以只做一個(gè)開關(guān)代數(shù)方程式。方程式的輸出變量是時(shí)間點(diǎn)tn+1的信號(hào)，它位于等號(hào)左面，時(shí)間點(diǎn)tn的信號(hào)是等號(hào)右面的變量。第三節(jié)同步計(jì)數(shù)器例題例7-3借助卡諾圖制作根據(jù)表7-2所示真值表顯示的邏輯表達(dá)式。解：首先根據(jù)真值表制作卡諾圖，如圖7-15所示。q2n+1q1n+1圖7-15圖7-13的卡諾圖第三節(jié)同步計(jì)數(shù)器由卡諾圖寫出邏輯表達(dá)式為第三節(jié)同步計(jì)數(shù)器由邏輯表達(dá)式設(shè)計(jì)電路如果知道了一個(gè)時(shí)序電路的邏輯表達(dá)式，那么就可以由此實(shí)現(xiàn)電路。同步計(jì)數(shù)器的邏輯表達(dá)式必須具有下列被稱作特征方程的形式：因子g11n、g21n、g31n、g41n…以及g12n、g22n、g32n、g42n…給出了J-K觸發(fā)器J輸入端和K輸入端的輸入函數(shù)。在同步計(jì)數(shù)器中大多選擇時(shí)鐘脈沖邊沿觸發(fā)的J-K觸發(fā)器或者主從式J-K觸發(fā)器。第三節(jié)同步計(jì)數(shù)器同步計(jì)數(shù)器設(shè)計(jì)步驟為：①求得電路需要的觸發(fā)器數(shù)量。②設(shè)計(jì)計(jì)數(shù)器真值表。③制作卡諾圖。④求得計(jì)數(shù)器的邏輯表達(dá)式。⑤構(gòu)成計(jì)數(shù)器電路。第三節(jié)同步計(jì)數(shù)器第三節(jié)同步計(jì)數(shù)器

同步計(jì)數(shù)器的分析一個(gè)同步工作的二進(jìn)制加法計(jì)數(shù)器中各個(gè)觸發(fā)器的時(shí)鐘脈沖輸入端接同一個(gè)計(jì)數(shù)脈沖，而各個(gè)觸發(fā)器的J和K輸入端是直接或者通過一個(gè)與門相互連接的，如圖7-16所示。圖7-16四位同步二進(jìn)制加法計(jì)數(shù)器電路第三節(jié)同步計(jì)數(shù)器我們可以看到各觸發(fā)器的驅(qū)動(dòng)方程分別為

J0=K0=1,

J1=K1=Q0,

J2=K2=Q0Q1,

J3=K3=Q0Q1Q2。根據(jù)同步時(shí)序電路的分析方法，可得到該電路的狀態(tài)表，如表7-3所示。第三節(jié)同步計(jì)數(shù)器表7-3圖7-16電路的狀態(tài)表計(jì)數(shù)脈沖CP的順序電路狀態(tài)等效十進(jìn)制數(shù)Q3Q2Q1Q00000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000第三節(jié)同步計(jì)數(shù)器圖7-17是圖7-16電路的時(shí)序圖，其中虛線是考慮觸發(fā)器的傳輸延遲時(shí)間T后的波形。圖7-17圖7-16電路的時(shí)序圖第三節(jié)同步計(jì)數(shù)器由上圖可知，在同步計(jì)數(shù)器中，由于計(jì)數(shù)脈沖CP同時(shí)作用于各個(gè)觸發(fā)器，所有觸發(fā)器的翻轉(zhuǎn)是同時(shí)進(jìn)行的，都比計(jì)數(shù)脈沖CP的作用時(shí)間滯后一個(gè)T，因此其工作速度一般要比異步計(jì)數(shù)器高。第三節(jié)同步計(jì)數(shù)器同步計(jì)數(shù)器平行工作，所有的時(shí)鐘脈沖輸入端同時(shí)被觸發(fā)，所以總的信號(hào)傳輸時(shí)間等于一個(gè)觸發(fā)器的傳輸時(shí)間，如圖7-18所示，即：T總=T觸發(fā)器×1圖7-18四位同步二進(jìn)制加法計(jì)數(shù)器電路的信號(hào)傳輸時(shí)間第三節(jié)同步計(jì)數(shù)器四位同步二進(jìn)制減法計(jì)數(shù)器邏輯電路如圖7-19所示。它的分析方法與加法計(jì)數(shù)器相同。圖7-19四位同步二進(jìn)制減法計(jì)數(shù)器邏輯電路第三節(jié)同步計(jì)數(shù)器四位同步二進(jìn)制減法計(jì)數(shù)器的各個(gè)觸發(fā)器的時(shí)鐘脈沖輸入端也是接同一個(gè)計(jì)數(shù)脈沖。但各個(gè)觸發(fā)器的J和K輸入端是直接或者通過一個(gè)與門相互連接的。我們可以看到各觸發(fā)器的驅(qū)動(dòng)方程分別為根據(jù)同步時(shí)序電路的分析方法，可得到該電路的狀態(tài)表，如表7-4所示。第三節(jié)同步計(jì)數(shù)器表7-4圖7-19電路的狀態(tài)表計(jì)數(shù)脈沖CP的順序電路狀態(tài)等效十進(jìn)制數(shù)Q3Q2Q1Q00000001111115211101431101134110012510111161010107100198100089011171001106110101512010041300113140010215000111600000第三節(jié)同步計(jì)數(shù)器圖7-20是圖7-19電路的時(shí)序圖，其中虛線是考慮觸發(fā)器的傳輸延遲時(shí)間T后的波形。圖7-20圖7-19電路的時(shí)序圖第三節(jié)同步計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器

第四節(jié)異步計(jì)數(shù)器

異步計(jì)數(shù)器通過時(shí)鐘脈沖的觸發(fā)方式區(qū)別于同步計(jì)數(shù)器。0~3同步二進(jìn)制計(jì)數(shù)器的計(jì)數(shù)脈沖控制觸發(fā)器D1和D2；而0~3異步二進(jìn)制計(jì)數(shù)器是用計(jì)數(shù)脈沖信號(hào)控制觸發(fā)器D1，再由輸出信號(hào)Q1控制觸發(fā)器D2。異步計(jì)數(shù)器的時(shí)鐘脈沖信號(hào)大多只控制一個(gè)觸發(fā)器，電路中的其他觸發(fā)器由另一個(gè)觸發(fā)器的輸出信號(hào)控制。只有當(dāng)一個(gè)控制的觸發(fā)器的電路步驟結(jié)束后，才能進(jìn)行電路任意一個(gè)觸發(fā)器的電路步驟，所以整個(gè)網(wǎng)絡(luò)的傳輸時(shí)間等于先后連接的觸發(fā)器傳輸時(shí)間的總和。即同步計(jì)數(shù)電路的所有觸發(fā)器由計(jì)數(shù)脈沖信號(hào)控制，而異步計(jì)數(shù)電路的觸發(fā)器由不同的信號(hào)控制。第四節(jié)異步計(jì)數(shù)器0~7異步加法計(jì)數(shù)器邏輯電路如圖7-21所示。圖7-210~7異步二進(jìn)制加法計(jì)數(shù)器時(shí)序波形如圖7-22所示。圖7-220~7異步二進(jìn)制加法計(jì)數(shù)器時(shí)序圖第四節(jié)異步計(jì)數(shù)器真值表如表7-5所示。表7-50~7異步二進(jìn)制加法計(jì)數(shù)器真值表計(jì)數(shù)脈沖Q1Q2Q3十進(jìn)制數(shù)00000110012010231103400145101560116711178000091001第四節(jié)異步計(jì)數(shù)器由此可以看出，異步計(jì)數(shù)器中所需的觸發(fā)器的數(shù)量與同步計(jì)數(shù)器相同，為2n個(gè)（n為觸發(fā)器數(shù)量）。具體如表7-6所示。表7-6異步二進(jìn)制計(jì)數(shù)器的最大計(jì)數(shù)量觸發(fā)器的數(shù)量12345最大計(jì)數(shù)量2481632第四節(jié)異步計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器0~7異步減法計(jì)數(shù)器邏輯電路如圖7-21所示。圖7-210~7異步二進(jìn)制加法計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器0~7異步減法計(jì)數(shù)器邏輯電路如圖7-23所示。異步二進(jìn)制減法器不是將下一個(gè)觸發(fā)器的時(shí)鐘脈沖輸入端與上一個(gè)觸發(fā)器的Q輸出端相連接，而是與Q輸出端相連接，這樣就得到了最簡(jiǎn)單方式的異步二進(jìn)制減法計(jì)數(shù)器。圖7-210~7異步二進(jìn)制減法計(jì)數(shù)器時(shí)序波形如圖7-24所示。圖7-240~7異步二進(jìn)制減法計(jì)數(shù)器時(shí)序圖第四節(jié)異步計(jì)數(shù)器真值表如表7-7所示。表7-70~7異步二進(jìn)制減法計(jì)數(shù)器真值表計(jì)數(shù)脈沖Q1Q2Q3十進(jìn)制數(shù)00000111112011231013400145110560106710078000891119第四節(jié)異步計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器異步8421碼加法計(jì)數(shù)器二進(jìn)制工作的計(jì)數(shù)器在相同數(shù)量的二進(jìn)制位時(shí)具有比十進(jìn)制工作的計(jì)數(shù)器要大的計(jì)數(shù)容量，但因?yàn)槭M(jìn)制要比二進(jìn)制更常用，所以當(dāng)數(shù)值向計(jì)數(shù)器輸入和由計(jì)數(shù)器讀出時(shí)總是有目的地使用十進(jìn)制數(shù)。因此人們引入了二進(jìn)制編碼的十進(jìn)制數(shù)，此時(shí)各個(gè)十進(jìn)制數(shù)通過一個(gè)二進(jìn)制數(shù)來表示，即例如：十進(jìn)制：1 2 8BCD： 0001 0010 1000一個(gè)如此編碼的十進(jìn)制數(shù)被稱作8421編碼的BCD數(shù)或者自然的BCD數(shù)。對(duì)于一個(gè)十進(jìn)制位（個(gè)位、十位或者百位等）需要四個(gè)二進(jìn)制位，然而在十六種組合中要多余六個(gè)（偽四位碼），即在十進(jìn)制計(jì)數(shù)器中數(shù)值10至15的組合將被跳過。具體如表7-8所示真值表。第四節(jié)異步計(jì)數(shù)器表7-80~9異步十進(jìn)制加法計(jì)數(shù)器真值表十進(jìn)制數(shù)BCD碼Q4Q3Q2Q10000010001200103001140100501016011070111810009100110101011101112110013110114111015111100000第四節(jié)異步計(jì)數(shù)器異步十進(jìn)制加法計(jì)數(shù)器邏輯電路如圖7-25所示。圖7-25異步十進(jìn)制加法計(jì)數(shù)器電路第四節(jié)異步計(jì)數(shù)器在第10個(gè)時(shí)鐘脈沖到來時(shí)，盡管Q1從1變換至0，但是仍然不允許觸發(fā)器D2在第10個(gè)時(shí)鐘脈沖時(shí)翻轉(zhuǎn)。所以如果Q4在時(shí)鐘脈沖變?yōu)楦唠娖街?，Q2必須保持低電平。這可以通過Q4與觸發(fā)器D2的J輸入端相連接來實(shí)現(xiàn)。此外要使Q4在第10個(gè)時(shí)鐘脈沖時(shí)由1變換至0。因?yàn)椋绻|發(fā)器D4的時(shí)鐘脈沖輸入端像二進(jìn)制計(jì)數(shù)器一樣連接在Q3上，那么在第8個(gè)時(shí)鐘脈沖之后Q4不再能變換，因?yàn)橛|發(fā)器D2被準(zhǔn)備電路鎖住。所以應(yīng)使觸發(fā)器D4的時(shí)鐘脈沖輸入端與Q1（不鎖?。┫噙B接。為了使觸發(fā)器D4不至于太早翻轉(zhuǎn)，它的J輸入端通過一個(gè)與門與Q2和Q3相連接。那么在第8個(gè)時(shí)鐘脈沖時(shí)，Q4為高電平。因?yàn)橥瑫r(shí)Q2和Q3為低電平，所以Q4在下一次時(shí)鐘脈沖到來時(shí)才重新返回低電平。具體的脈沖波形圖如圖7-26所示。第四節(jié)異步計(jì)數(shù)器圖7-260~9異步十進(jìn)制加法計(jì)數(shù)器時(shí)序圖第四節(jié)異步計(jì)數(shù)器異步計(jì)數(shù)器與同步計(jì)數(shù)器相比較具有下列缺點(diǎn)：觸發(fā)器的傳輸時(shí)間疊加并且可能產(chǎn)生干擾；由于存在一定的傳輸時(shí)間因此在轉(zhuǎn)換期間具有一個(gè)不定的狀態(tài)；加法計(jì)數(shù)向減法計(jì)數(shù)的轉(zhuǎn)換需要較大的電路費(fèi)用。第四節(jié)異步計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器0~7異步加法計(jì)數(shù)器的設(shè)計(jì)

時(shí)序波形圖如圖7-27所示。圖7-270~7異步二進(jìn)制加法計(jì)數(shù)器時(shí)序波形圖制作時(shí)序波形圖

時(shí)序波形圖顯示了要計(jì)數(shù)的時(shí)鐘脈沖CP以及三個(gè)表示計(jì)數(shù)狀態(tài)0~7的觸發(fā)器的輸出信號(hào)Q1、Q2和Q3的波形，其中最低位為信號(hào)Q1，最高位為信號(hào)Q3。由時(shí)序波形圖可以看出，當(dāng)時(shí)鐘脈沖信號(hào)CP具有一個(gè)負(fù)的邊沿（1-0下降沿）時(shí)，信號(hào)Q1總是從0到1或者從1到0變換。如果Q2要翻轉(zhuǎn)，Q1必須有一個(gè)負(fù)的脈沖邊沿，即Q1用作具有輸出端Q2的觸發(fā)器的時(shí)鐘脈沖輸入信號(hào)。如果Q3要翻轉(zhuǎn)，Q2必須有一個(gè)負(fù)的脈沖邊沿，即Q2用作具有輸出端Q3的觸發(fā)器的時(shí)鐘脈沖輸入信號(hào)。由此構(gòu)成圖7-28所示的邏輯電路。將時(shí)序波形圖轉(zhuǎn)換為計(jì)數(shù)器邏輯電路第四節(jié)異步計(jì)數(shù)器圖7-280~7異步二進(jìn)制加法計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器工作原理如圖7-28所示，在0~7異步加法計(jì)數(shù)器電路中，D1的時(shí)鐘脈沖輸入端由時(shí)鐘脈沖信號(hào)CP控制，D2的時(shí)鐘脈沖輸入端由輸出信號(hào)Q1控制，D3的時(shí)鐘脈沖輸入端由輸出信號(hào)Q2控制。對(duì)于觸發(fā)器J輸入端和K輸入端信號(hào)的確定有如下考慮：當(dāng)在輸入端J和K有一個(gè)高電平時(shí)，那么J-K觸發(fā)器在每一個(gè)時(shí)鐘脈沖翻轉(zhuǎn)到另一種狀態(tài)。上面的電路已經(jīng)足夠保持觸發(fā)器D1至D3的J和K輸入端有高電平了。第四節(jié)異步計(jì)數(shù)器第四節(jié)異步計(jì)數(shù)器0~9異步加法計(jì)數(shù)器的設(shè)計(jì)要設(shè)計(jì)一個(gè)0~9計(jì)數(shù)然后復(fù)0的異步計(jì)數(shù)器，要使用四個(gè)J-K觸發(fā)器，它是用負(fù)向時(shí)鐘脈沖邊沿（下降沿）觸發(fā)的。第四節(jié)異步計(jì)數(shù)器

時(shí)序波形圖如圖7-29所示。圖7-290~9異步二進(jìn)制加法計(jì)數(shù)器時(shí)序波形圖制作時(shí)序波形圖如圖7-29所示,時(shí)序波形圖顯示了要計(jì)數(shù)的時(shí)鐘脈沖CP以及四個(gè)表示計(jì)數(shù)狀態(tài)0~9的觸發(fā)器的輸出信號(hào)Q1、Q2、Q3和Q4的波形，由時(shí)序波形圖可以看出，當(dāng)時(shí)鐘脈沖信號(hào)CP具有一個(gè)負(fù)的邊沿（1-0下降沿）時(shí)，信號(hào)Q1總是從0到1或者從1到0變換。如果Q2要翻轉(zhuǎn)，Q1必須有一個(gè)負(fù)的脈沖邊沿，即Q1用作具有D2觸發(fā)器的時(shí)鐘脈沖輸入信號(hào)。如果Q3要翻轉(zhuǎn)，Q2必須有一個(gè)負(fù)的脈沖邊沿，即Q2用作觸發(fā)器D3的時(shí)鐘脈沖輸入信號(hào)。對(duì)于D4的時(shí)鐘脈沖輸入端，既可以用計(jì)數(shù)脈沖信號(hào)CP，也可以用信號(hào)Q1。由于信號(hào)Q4必須在7~8和9~0的計(jì)數(shù)器變換時(shí)翻轉(zhuǎn)，因?yàn)樾盘?hào)Q1的翻轉(zhuǎn)要比CP少，所以一般采用