計(jì)算機(jī)組成原理課后習(xí)題及答案-(完整版)

1、第一章 計(jì)算機(jī)系統(tǒng)概論,1. 什么是計(jì)算機(jī)系統(tǒng)、計(jì)算機(jī)硬件和計(jì)算機(jī)軟件？硬件和軟件哪個(gè)更重要？ 解：P3 計(jì)算機(jī)系統(tǒng)：由計(jì)算機(jī)硬件系統(tǒng)和軟件系統(tǒng)組成的綜合體。 計(jì)算機(jī)硬件：指計(jì)算機(jī)中的電子線(xiàn)路和物理裝置。 計(jì)算機(jī)軟件：計(jì)算機(jī)運(yùn)行所需的程序及相關(guān)資料。 硬件和軟件在計(jì)算機(jī)系統(tǒng)中相互依存，缺一不可，因此同樣重要。,5. 馮諾依曼計(jì)算機(jī)的特點(diǎn)是什么？ 解：馮諾依曼計(jì)算機(jī)的特點(diǎn)是：P8 計(jì)算機(jī)由運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部件組成； 指令和數(shù)據(jù)以同同等地位存放于存儲(chǔ)器內(nèi)，并可以按地址訪(fǎng)問(wèn)； 指令和數(shù)據(jù)均用二進(jìn)制表示； 指令由操作碼、地址碼兩大部分組成，操作碼用來(lái)表示操作的性質(zhì)，地址碼

2、用來(lái)表示操作數(shù)在存儲(chǔ)器中的位置； 指令在存儲(chǔ)器中順序存放，通常自動(dòng)順序取出執(zhí)行； 機(jī)器以運(yùn)算器為中心（原始馮諾依曼機(jī)）。,7. 解釋下列概念： 主機(jī)、CPU、主存、存儲(chǔ)單元、存儲(chǔ)元件、存儲(chǔ)基元、存儲(chǔ)元、存儲(chǔ)字、存儲(chǔ)字長(zhǎng)、存儲(chǔ)容量、機(jī)器字長(zhǎng)、指令字長(zhǎng)。 解：P9-10 主機(jī)：是計(jì)算機(jī)硬件的主體部分，由CPU和主存儲(chǔ)器MM合成為主機(jī)。 CPU：中央處理器，是計(jì)算機(jī)硬件的核心部件，由運(yùn)算器和控制器組成；（早期的運(yùn)算器和控制器不在同一芯片上，現(xiàn)在的CPU內(nèi)除含有運(yùn)算器和控制器外還集成了CACHE）。 主存：計(jì)算機(jī)中存放正在運(yùn)行的程序和數(shù)據(jù)的存儲(chǔ)器，為計(jì)算機(jī)的主要工作存儲(chǔ)器，可隨機(jī)存??；由存儲(chǔ)體、各種邏

3、輯部件及控制電路組成。 存儲(chǔ)單元：可存放一個(gè)機(jī)器字并具有特定存儲(chǔ)地址的存儲(chǔ)單位。 存儲(chǔ)元件：存儲(chǔ)一位二進(jìn)制信息的物理元件，是存儲(chǔ)器中最小的存儲(chǔ)單位，又叫存儲(chǔ)基元或存儲(chǔ)元，不能單獨(dú)存取。 存儲(chǔ)字：一個(gè)存儲(chǔ)單元所存二進(jìn)制代碼的邏輯單位。 存儲(chǔ)字長(zhǎng)：一個(gè)存儲(chǔ)單元所存二進(jìn)制代碼的位數(shù)。 存儲(chǔ)容量：存儲(chǔ)器中可存二進(jìn)制代碼的總量；（通常主、輔存容量分開(kāi)描述）。 機(jī)器字長(zhǎng)：指CPU一次能處理的二進(jìn)制數(shù)據(jù)的位數(shù)，通常與CPU的寄存器位數(shù)有關(guān)。 指令字長(zhǎng)：一條指令的二進(jìn)制代碼位數(shù)。,8. 解釋下列英文縮寫(xiě)的中文含義： CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、

4、FLOPS 解：全面的回答應(yīng)分英文全稱(chēng)、中文名、功能三部分。 CPU：Central Processing Unit，中央處理機(jī)（器），是計(jì)算機(jī)硬件的核心部件，主要由運(yùn)算器和控制器組成。 PC：Program Counter，程序計(jì)數(shù)器，其功能是存放當(dāng)前欲執(zhí)行指令的地址，并可自動(dòng)計(jì)數(shù)形成下一條指令地址。 IR：Instruction Register，指令寄存器，其功能是存放當(dāng)前正在執(zhí)行的指令。 CU：Control Unit，控制單元（部件），為控制器的核心部件，其功能是產(chǎn)生微操作命令序列。 ALU：Arithmetic Logic Unit，算術(shù)邏輯運(yùn)算單元，為運(yùn)算器的核心部件，其功能是進(jìn)

5、行算術(shù)、邏輯運(yùn)算。 ACC：Accumulator，累加器，是運(yùn)算器中既能存放運(yùn)算前的操作數(shù)，又能存放運(yùn)算結(jié)果的寄存器。 MQ：Multiplier-Quotient Register，乘商寄存器，乘法運(yùn)算時(shí)存放乘數(shù)、除法時(shí)存放商的寄存器。 X：此字母沒(méi)有專(zhuān)指的縮寫(xiě)含義，可以用作任一部件名，在此表示操作數(shù)寄存器，即運(yùn)算器中工作寄存器之一，用來(lái)存放操作數(shù)； MAR：Memory Address Register，存儲(chǔ)器地址寄存器，在主存中用來(lái)存放欲訪(fǎng)問(wèn)的存儲(chǔ)單元的地址。 MDR：Memory Data Register，存儲(chǔ)器數(shù)據(jù)緩沖寄存器，在主存中用來(lái)存放從某單元讀出、或要寫(xiě)入某存儲(chǔ)單元的數(shù)據(jù)

6、。 I/O：Input/Output equipment，輸入/輸出設(shè)備，為輸入設(shè)備和輸出設(shè)備的總稱(chēng)，用于計(jì)算機(jī)內(nèi)部和外界信息的轉(zhuǎn)換與傳送。 MIPS：Million Instruction Per Second，每秒執(zhí)行百萬(wàn)條指令數(shù)，為計(jì)算機(jī)運(yùn)算速度指標(biāo)的一種計(jì)量單位。,9. 畫(huà)出主機(jī)框圖，分別以存數(shù)指令“STA M”和加法指令“ADD M”（M均為主存地址）為例，在圖中按序標(biāo)出完成該指令（包括取指令階段）的信息流程（如）。假設(shè)主存容量為256M*32位，在指令字長(zhǎng)、存儲(chǔ)字長(zhǎng)、機(jī)器字長(zhǎng)相等的條件下，指出圖中各寄存器的位數(shù)。 解：主機(jī)框圖如P13圖1.11所示。 （1）STA M指令：PCMA

7、R，MARMM，MMMDR，MDRIR， OP(IR) CU，Ad(IR) MAR，ACCMDR，MARMM，WR （2）ADD M指令：PCMAR，MARMM，MMMDR，MDRIR， OP(IR) CU，Ad(IR) MAR，RD，MMMDR，MDRX，ADD，ALUACC，ACCMDR，WR 假設(shè)主存容量256M*32位，在指令字長(zhǎng)、存儲(chǔ)字長(zhǎng)、機(jī)器字長(zhǎng)相等的條件下，ACC、X、IR、MDR寄存器均為32位，PC和MAR寄存器均為28位。,10. 指令和數(shù)據(jù)都存于存儲(chǔ)器中，計(jì)算機(jī)如何區(qū)分它們？ 解：計(jì)算機(jī)區(qū)分指令和數(shù)據(jù)有以下2種方法： 通過(guò)不同的時(shí)間段來(lái)區(qū)分指令和數(shù)據(jù)，即在取指令階段（或取

8、指微程序）取出的為指令，在執(zhí)行指令階段（或相應(yīng)微程序）取出的即為數(shù)據(jù)。 通過(guò)地址來(lái)源區(qū)分，由PC提供存儲(chǔ)單元地址的取出的是指令，由指令地址碼部分提供存儲(chǔ)單元地址的取出的是操作數(shù),第二章 計(jì)算機(jī)的發(fā)展與應(yīng)用,1. 通常計(jì)算機(jī)的更新?lián)Q代以什么為依據(jù)？ 答：P22 主要以組成計(jì)算機(jī)基本電路的元器件為依據(jù)，如電子管、晶體管、集成電路等。 2. 舉例說(shuō)明專(zhuān)用計(jì)算機(jī)和通用計(jì)算機(jī)的區(qū)別。 答：按照計(jì)算機(jī)的效率、速度、價(jià)格和運(yùn)行的經(jīng)濟(jì)性和實(shí)用性可以將計(jì)算機(jī)劃分為通用計(jì)算機(jī)和專(zhuān)用計(jì)算機(jī)。通用計(jì)算機(jī)適應(yīng)性強(qiáng)，但犧牲了效率、速度和經(jīng)濟(jì)性，而專(zhuān)用計(jì)算機(jī)是最有效、最經(jīng)濟(jì)和最快的計(jì)算機(jī)，但適應(yīng)性很差。例如個(gè)人電腦和計(jì)算器

9、。,3. 什么是摩爾定律？該定律是否永遠(yuǎn)生效？為什么？ 答：P23，否，P36,系 統(tǒng) 總 線(xiàn),第 三 章,1. 什么是總線(xiàn)？總線(xiàn)傳輸有何特點(diǎn)？為了減輕總線(xiàn)的負(fù)載，總線(xiàn)上的部件都應(yīng)具備什么特點(diǎn)？ 解：總線(xiàn)是多個(gè)部件共享的傳輸部件； 總線(xiàn)傳輸?shù)奶攸c(diǎn)是：某一時(shí)刻只能有一路信息在總線(xiàn)上傳輸，即分時(shí)使用； 為了減輕總線(xiàn)負(fù)載，總線(xiàn)上的部件應(yīng)通過(guò)三態(tài)驅(qū)動(dòng)緩沖電路與總線(xiàn)連通。,4. 為什么要設(shè)置總線(xiàn)判優(yōu)控制？常見(jiàn)的集中式總線(xiàn)控制有幾種？各有何特點(diǎn)？哪種方式響應(yīng)時(shí)間最快？哪種方式對(duì)電路故障最敏感？ 解：總線(xiàn)判優(yōu)控制解決多個(gè)部件同時(shí)申請(qǐng)總線(xiàn)時(shí)的使用權(quán)分配問(wèn)題； 常見(jiàn)的集中式總線(xiàn)控制有三種：鏈?zhǔn)讲樵?xún)、計(jì)數(shù)器查詢(xún)、

10、獨(dú)立請(qǐng)求； 特點(diǎn)：鏈?zhǔn)讲樵?xún)方式連線(xiàn)簡(jiǎn)單，易于擴(kuò)充，對(duì)電路故障最敏感；計(jì)數(shù)器查詢(xún)方式優(yōu)先級(jí)設(shè)置較靈活，對(duì)故障不敏感，連線(xiàn)及控制過(guò)程較復(fù)雜；獨(dú)立請(qǐng)求方式判優(yōu)速度最快，但硬件器件用量大，連線(xiàn)多，成本較高。,5. 解釋概念：總線(xiàn)寬度、總線(xiàn)帶寬、總線(xiàn)復(fù)用、總線(xiàn)的主設(shè)備（或主模塊）、總線(xiàn)的從設(shè)備（或從模塊）、總線(xiàn)的傳輸周期、總線(xiàn)的通信控制。 解： 總線(xiàn)寬度指數(shù)據(jù)總線(xiàn)的位（根）數(shù)，用bit（位）作單位。 總線(xiàn)帶寬指總線(xiàn)在單位時(shí)間內(nèi)可以傳輸?shù)臄?shù)據(jù)總量，相當(dāng)于總線(xiàn)的數(shù)據(jù)傳輸率，等于總線(xiàn)工作頻率與總線(xiàn)寬度（字節(jié)數(shù)）的乘積。 總線(xiàn)復(fù)用指兩種不同性質(zhì)且不同時(shí)出現(xiàn)的信號(hào)分時(shí)使用同一組總線(xiàn)，稱(chēng)為總線(xiàn)的“多路分時(shí)復(fù)用”。,

11、總線(xiàn)的主設(shè)備（主模塊）指一次總線(xiàn)傳輸期間，擁有總線(xiàn)控制權(quán)的設(shè)備（模塊）； 總線(xiàn)的從設(shè)備（從模塊）指一次總線(xiàn)傳輸期間，配合主設(shè)備完成傳輸?shù)脑O(shè)備（模塊），它只能被動(dòng)接受主設(shè)備發(fā)來(lái)的命令； 總線(xiàn)的傳輸周期總線(xiàn)完成一次完整而可靠的傳輸所需時(shí)間； 總線(xiàn)的通信控制指總線(xiàn)傳送過(guò)程中雙方的時(shí)間配合方式。,6. 試比較同步通信和異步通信。 解： 同步通信由統(tǒng)一時(shí)鐘控制的通信，控制方式簡(jiǎn)單，靈活性差，當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)，總線(xiàn)工作效率明顯下降。適合于速度差別不大的場(chǎng)合； 異步通信不由統(tǒng)一時(shí)鐘控制的通信，部件間采用應(yīng)答方式進(jìn)行聯(lián)系，控制方式較同步復(fù)雜，靈活性高，當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)，有利于提

12、高總線(xiàn)工作效率。,8. 為什么說(shuō)半同步通信同時(shí)保留了同步通信和異步通信的特點(diǎn)？ 解： 半同步通信既能像同步通信那樣由統(tǒng)一時(shí)鐘控制，又能像異步通信那樣允許傳輸時(shí)間不一致，因此工作效率介于兩者之間。,10. 什么是總線(xiàn)標(biāo)準(zhǔn)？為什么要設(shè)置總線(xiàn)標(biāo)準(zhǔn)？目前流行的總線(xiàn)標(biāo)準(zhǔn)有哪些？什么是即插即用？哪些總線(xiàn)有這一特點(diǎn)？ 解： 總線(xiàn)標(biāo)準(zhǔn)可理解為系統(tǒng)與模塊、模塊與模塊之間的互連的標(biāo)準(zhǔn)界面。 總線(xiàn)標(biāo)準(zhǔn)的設(shè)置主要解決不同廠家各類(lèi)模塊化產(chǎn)品的兼容問(wèn)題； 目前流行的總線(xiàn)標(biāo)準(zhǔn)有：ISA、EISA、PCI等； 即插即用指任何擴(kuò)展卡插入系統(tǒng)便可工作。EISA、PCI等具有此功能。,11. 畫(huà)一個(gè)具有雙向傳輸功能的總線(xiàn)邏輯圖。

13、解：此題實(shí)際上是要求設(shè)計(jì)一個(gè)雙向總線(xiàn)收發(fā)器，設(shè)計(jì)要素為三態(tài)、方向、使能等控制功能的實(shí)現(xiàn)，可參考74LS245等總線(xiàn)緩沖器芯片內(nèi)部電路。 邏輯圖如下：（n位）,使能 控制,方向 控制,錯(cuò)誤的設(shè)計(jì)：,這個(gè)方案的錯(cuò)誤是： 不合題意。按題意要求應(yīng)畫(huà)出邏輯線(xiàn)路圖而不是邏輯框圖。,12. 設(shè)數(shù)據(jù)總線(xiàn)上接有A、B、C、D四個(gè)寄存器，要求選用合適的74系列芯片，完成下列邏輯設(shè)計(jì)： （1） 設(shè)計(jì)一個(gè)電路，在同一時(shí)間實(shí)現(xiàn)DA、DB和DC寄存器間的傳送； （2） 設(shè)計(jì)一個(gè)電路，實(shí)現(xiàn)下列操作： T0時(shí)刻完成D總線(xiàn)； T1時(shí)刻完成總線(xiàn)A； T2時(shí)刻完成A總線(xiàn)； T3時(shí)刻完成總線(xiàn)B。,令：BUSA=BUSB=BUSC=C

14、P； DBUS= -OE； 當(dāng)CP前沿到來(lái)時(shí)，將DA、B、C。,解： （1）采用三態(tài)輸出的D型寄存器74LS374做A、B、C、D四個(gè)寄存器，其輸出可直接掛總線(xiàn)。A、B、C三個(gè)寄存器的輸入采用同一脈沖打入。注意-OE為電平控制，與打入脈沖間的時(shí)間配合關(guān)系為：,-OE： CP：,現(xiàn)以8位總線(xiàn)為例，設(shè)計(jì)此電路，如下圖示：,數(shù)據(jù)總線(xiàn),D7 D0,BUSA,（2）寄存器設(shè)置同（1），由于本題中發(fā)送、接收不在同一節(jié)拍，因此總線(xiàn)需設(shè)鎖存器緩沖，鎖存器采用74LS373（電平使能輸入）。節(jié)拍、脈沖配合關(guān)系如下：,時(shí)鐘： CLK： 節(jié)拍電平：Ti： 打入脈沖：Pi：,圖中，脈沖包在電平中，為了留有較多的傳送時(shí)

15、間，脈沖設(shè)置在靠近電平后沿處。,節(jié)拍、脈沖分配邏輯如下：,二位 格雷 碼同 步計(jì) 數(shù)器,1,&,&,&,&,1,1,1,CLK,P0 P1 P2 P3,T0 T1 T2 T3,-T0,-T1,-T2,-T3,節(jié)拍、脈沖時(shí)序圖如下：,CLK： T0： T1： T2： T3： P0： P1： P2： P3：,以8位總線(xiàn)為例，電路設(shè)計(jì)如下：（圖中，A、B、C、D四個(gè)寄存器與數(shù)據(jù)總線(xiàn)的連接方法同上。）,=1,1Q 8Q OE 1D 8D,374 A,1Q 8Q OE 1D 8D,374 B,BUSB,DBUS,CBUS,BBUS,ABUS,BUSA,1Q 8Q OE 1D 8D,374 D,BUSD,

16、1Q 8Q OE G 1D 8D,373,1Q 8Q OE 1D 8D,BUSC,374 C,=1,T1 T3 T0 T2,數(shù)據(jù)總線(xiàn)（D7D0）,令：ABUS = -T2 DBUS = -T0 BUSA = P1 BUSB = P3,返回目錄,14. 設(shè)總線(xiàn)的時(shí)鐘頻率為8MHz，一個(gè)總線(xiàn)周期等于一個(gè)時(shí)鐘周期。如果一個(gè)總線(xiàn)周期中并行傳送16位數(shù)據(jù)，試問(wèn)總線(xiàn)的帶寬是多少？ 解： 總線(xiàn)寬度 = 16位/8 =2B 總線(xiàn)帶寬 = 8MHz2B =16MB/s,15. 在一個(gè)32位的總線(xiàn)系統(tǒng)中，總線(xiàn)的時(shí)鐘頻率為66MHz，假設(shè)總線(xiàn)最短傳輸周期為4個(gè)時(shí)鐘周期，試計(jì)算總線(xiàn)的最大數(shù)據(jù)傳輸率。若想提高數(shù)據(jù)傳輸率

17、，可采取什么措施？ 解法1： 總線(xiàn)寬度 =32位/8 =4B 時(shí)鐘周期 =1/ 66MHz =0.015s 總線(xiàn)最短傳輸周期 =0.015s4 =0.06s 總線(xiàn)最大數(shù)據(jù)傳輸率 = 4B/0.06s =66.67MB/s,解法2： 總線(xiàn)工作頻率 = 66MHz/4 =16.5MHz 總線(xiàn)最大數(shù)據(jù)傳輸率 =16.5MHz4B =66MB/s 若想提高總線(xiàn)的數(shù)據(jù)傳輸率，可提高總線(xiàn)的時(shí)鐘頻率，或減少總線(xiàn)周期中的時(shí)鐘個(gè)數(shù)，或增加總線(xiàn)寬度。,16. 在異步串行傳送系統(tǒng)中，字符格式為：1個(gè)起始位、8個(gè)數(shù)據(jù)位、1個(gè)校驗(yàn)位、2個(gè)終止位。若要求每秒傳送120個(gè)字符，試求傳送的波特率和比特率。 解： 一幀 =1+

18、8+1+2 =12位 波特率 =120幀/秒12位 =1440波特 比特率 = 1440波特（8/12） =960bps或：比特率 = 120幀/秒8 =960bps,存 儲(chǔ) 器,第 四 章,3. 存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？為什么要分這些層次？計(jì)算機(jī)如何管理這些層次？ 答：存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在Cache主存和主存輔存這兩個(gè)存儲(chǔ)層次上。 Cache主存層次在存儲(chǔ)系統(tǒng)中主要對(duì)CPU訪(fǎng)存起加速作用，即從整體運(yùn)行的效果分析，CPU訪(fǎng)存速度加快，接近于Cache的速度，而尋址空間和位價(jià)卻接近于主存。 主存輔存層次在存儲(chǔ)系統(tǒng)中主要起擴(kuò)容作用，即從程序員的角度看，他所使用的存儲(chǔ)器其容量和位價(jià)

19、接近于輔存，而速度接近于主存。,綜合上述兩個(gè)存儲(chǔ)層次的作用，從整個(gè)存儲(chǔ)系統(tǒng)來(lái)看，就達(dá)到了速度快、容量大、位價(jià)低的優(yōu)化效果。 主存與CACHE之間的信息調(diào)度功能全部由硬件自動(dòng)完成。而主存輔存層次的調(diào)度目前廣泛采用虛擬存儲(chǔ)技術(shù)實(shí)現(xiàn)，即將主存與輔存的一部份通過(guò)軟硬結(jié)合的技術(shù)組成虛擬存儲(chǔ)器，程序員可使用這個(gè)比主存實(shí)際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當(dāng)程序運(yùn)行時(shí)，再由軟、硬件自動(dòng)配合完成虛擬地址空間與主存實(shí)際物理空間的轉(zhuǎn)換。因此，這兩個(gè)層次上的調(diào)度或轉(zhuǎn)換操作對(duì)于程序員來(lái)說(shuō)都是透明的。,4. 說(shuō)明存取周期和存取時(shí)間的區(qū)別。 解：存取周期和存取時(shí)間的主要區(qū)別是：存取時(shí)間僅為完成

20、一次操作的時(shí)間，而存取周期不僅包含操作時(shí)間，還包含操作后線(xiàn)路的恢復(fù)時(shí)間。即： 存取周期 = 存取時(shí)間 + 恢復(fù)時(shí)間 5. 什么是存儲(chǔ)器的帶寬？若存儲(chǔ)器的數(shù)據(jù)總線(xiàn)寬度為32位，存取周期為200ns，則存儲(chǔ)器的帶寬是多少？ 解：存儲(chǔ)器的帶寬指單位時(shí)間內(nèi)從存儲(chǔ)器進(jìn)出信息的最大數(shù)量。 存儲(chǔ)器帶寬 = 1/200ns 32位= 160M位/秒 = 20MB/S = 5M字/秒 注意字長(zhǎng)（32位）不是16位。 （注：本題的兆單位來(lái)自時(shí)間=106）,6. 某機(jī)字長(zhǎng)為32位，其存儲(chǔ)容量是64KB，按字編址其尋址范圍是多少？若主存以字節(jié)編址，試畫(huà)出主存字地址和字節(jié)地址的分配情況。 解：存儲(chǔ)容量是64KB時(shí)，按字

21、節(jié)編址的尋址范圍就是64KB，則： 按字尋址范圍 = 64K8 / 32=16K字 按字節(jié)編址時(shí)的主存地址分配圖如下：,0,1,2,3,6,5,4,65534,65532,7,65535,65533,字地址 HB 字節(jié)地址LB,0 4 8 65528 65532,討論： 1、 在按字節(jié)編址的前提下，按字尋址時(shí)，地址仍為16位，即地址編碼范圍仍為064K-1，但字空間為16K字，字地址不連續(xù)。 2、 字尋址的單位為字，不是B（字節(jié)）。 3、 畫(huà)存儲(chǔ)空間分配圖時(shí)要畫(huà)出上限。,7. 一個(gè)容量為16K32位的存儲(chǔ)器，其地址線(xiàn)和數(shù)據(jù)線(xiàn)的總和是多少？當(dāng)選用下列不同規(guī)格的存儲(chǔ)芯片時(shí)，各需要多少片？ 1K4位

22、，2K8位，4K4位，16K1位，4K8位，8K8位 解：地址線(xiàn)和數(shù)據(jù)線(xiàn)的總和 = 14 + 32 = 46根； 各需要的片數(shù)為： 1K4：16K32 /1K4 = 168 = 128片 2K8：16K32 /2K 8 = 8 4 = 32片 4K4：16K32 /4K 4 = 4 8 = 32片 16K1：16K 32 / 16K 1 = 32片 4K8：16K32 /4K8 = 4 4 = 16片 8K8：16K32 / 8K 8 = 2X4 = 8片,討論： 地址線(xiàn)根數(shù)與容量為2的冪的關(guān)系，在此為214，14根； 數(shù)據(jù)線(xiàn)根數(shù)與字長(zhǎng)位數(shù)相等，在此為32根。（注：不是2的冪的關(guān)系。 ） ：3

23、2=25，5根,8. 試比較靜態(tài)RAM和動(dòng)態(tài)RAM。答：靜態(tài)RAM和動(dòng)態(tài)RAM的比較見(jiàn)下表：,9. 什么叫刷新？為什么要刷新？說(shuō)明刷新有幾種方法。 解：刷新對(duì)DRAM定期進(jìn)行的全部重寫(xiě)過(guò)程； 刷新原因因電容泄漏而引起的DRAM所存信息的衰減需要及時(shí)補(bǔ)充，因此安排了定期刷新操作； 常用的刷新方法有三種集中式、分散式、異步式。 集中式：在最大刷新間隔時(shí)間內(nèi)，集中安排一段時(shí)間進(jìn)行刷新； 分散式：在每個(gè)讀/寫(xiě)周期之后插入一個(gè)刷新周期，無(wú)CPU訪(fǎng)存死時(shí)間； 異步式：是集中式和分散式的折衷。,討論：1）刷新與再生的比較： 共同點(diǎn)： 動(dòng)作機(jī)制一樣。都是利用DRAM存儲(chǔ)元破壞性讀操作時(shí)的重寫(xiě)過(guò)程實(shí)現(xiàn)； 操作性

24、質(zhì)一樣。都是屬于重寫(xiě)操作。,區(qū)別： 解決的問(wèn)題不一樣。再生主要解決DRAM存儲(chǔ)元破壞性讀出時(shí)的信息重寫(xiě)問(wèn)題；刷新主要解決長(zhǎng)時(shí)間不訪(fǎng)存時(shí)的信息衰減問(wèn)題。 操作的時(shí)間不一樣。再生緊跟在讀操作之后，時(shí)間上是隨機(jī)進(jìn)行的；刷新以最大間隔時(shí)間為周期定時(shí)重復(fù)進(jìn)行。 動(dòng)作單位不一樣。再生以存儲(chǔ)單元為單位，每次僅重寫(xiě)剛被讀出的一個(gè)字的所有位；刷新以行為單位，每次重寫(xiě)整個(gè)存儲(chǔ)器所有芯片內(nèi)部存儲(chǔ)矩陣的同一行。,芯片內(nèi)部I/O操作不一樣。讀出再生時(shí)芯片數(shù)據(jù)引腳上有讀出數(shù)據(jù)輸出；刷新時(shí)由于CAS信號(hào)無(wú)效，芯片數(shù)據(jù)引腳上無(wú)讀出數(shù)據(jù)輸出（唯RAS有效刷新，內(nèi)部讀）。鑒于上述區(qū)別，為避免兩種操作混淆，分別叫做再生和刷新。 2

25、）CPU訪(fǎng)存周期與存取周期的區(qū)別： CPU訪(fǎng)存周期是從CPU一邊看到的存儲(chǔ)器工作周期，他不一定是真正的存儲(chǔ)器工作周期；存取周期是存儲(chǔ)器速度指標(biāo)之一，它反映了存儲(chǔ)器真正的工作周期時(shí)間。,3）分散刷新是在讀寫(xiě)周期之后插入一個(gè)刷新周期，而不是在讀寫(xiě)周期內(nèi)插入一個(gè)刷新周期，但此時(shí)讀寫(xiě)周期和刷新周期合起來(lái)構(gòu)成CPU訪(fǎng)存周期。 4）刷新定時(shí)方式有3種而不是2種，一定不要忘了最重要、性能最好的異步刷新方式。,10. 半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有幾種？ 解：半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有兩種：線(xiàn)選法和重合法。 線(xiàn)選法：地址譯碼信號(hào)只選中同一個(gè)字的所有位，結(jié)構(gòu)簡(jiǎn)單，費(fèi)器材； 重合法：地址分行、列兩部分譯碼

26、，行、列譯碼線(xiàn)的交叉點(diǎn)即為所選單元。這種方法通過(guò)行、列譯碼信號(hào)的重合來(lái)選址，也稱(chēng)矩陣譯碼?？纱蟠蠊?jié)省器材用量，是最常用的譯碼驅(qū)動(dòng)方式。,11. 一個(gè)8K8位的動(dòng)態(tài)RAM芯片，其內(nèi)部結(jié)構(gòu)排列成256256形式，存取周期為0.1s。試問(wèn)采用集中刷新、分散刷新及異步刷新三種方式的刷新間隔各為多少？ 注：該題題意不太明確。實(shí)際上，只有異步刷新需要計(jì)算刷新間隔。 解：設(shè)DRAM的刷新最大間隔時(shí)間為2ms，則 異步刷新的刷新間隔 =2ms/256行 =0.0078125ms =7.8125s 即：每7.8125s刷新一行。 集中刷新時(shí)，刷新最晚啟動(dòng)時(shí)間=2ms-0.1s256行 =2ms-25.6s=19

27、74.4s,集中刷新啟動(dòng)后， 刷新間隔 = 0.1s 即：每0.1s刷新一行。 集中刷新的死時(shí)間 =0.1s256行 =25.6s 分散刷新的刷新間隔 =0.1s2 =0.2s 即：每0.2s刷新一行。 分散刷新一遍的時(shí)間 =0.1s2256行 =51.2s 則 分散刷新時(shí)， 2ms內(nèi)可重復(fù)刷新遍數(shù) =2ms/ 51.2s 39遍,12. 畫(huà)出用10244位的存儲(chǔ)芯片組成一個(gè)容量為64K8位的存儲(chǔ)器邏輯框圖。要求將64K分成4個(gè)頁(yè)面，每個(gè)頁(yè)面分16組，指出共需多少片存儲(chǔ)芯片？（注：將存儲(chǔ)器分成若干個(gè)容量相等的區(qū)域，每一個(gè)區(qū)域可看做一個(gè)頁(yè)面。） 解：設(shè)采用SRAM芯片， 總片數(shù) = 64K 8位

28、 / 1024 4位 = 64 2 = 128片 題意分析：本題設(shè)計(jì)的存儲(chǔ)器結(jié)構(gòu)上分為總體、頁(yè)面、組三級(jí)，因此畫(huà)圖時(shí)也應(yīng)分三級(jí)畫(huà)。首先應(yīng)確定各級(jí)的容量： 頁(yè)面容量 = 總?cè)萘?/ 頁(yè)面數(shù) = 64K 8位 / 4 = 16K 8位；,組容量 = 頁(yè)面容量 / 組數(shù) = 16K 8位 / 16 = 1K 8位； 組內(nèi)片數(shù) = 組容量 / 片容量 = 1K8位 / 1K4位 = 2片；地址分配：,頁(yè)面號(hào) 組號(hào) 組內(nèi)地址,2 4 10,組邏輯圖如下：（位擴(kuò)展）,頁(yè)面邏輯框圖：（字?jǐn)U展）,存儲(chǔ)器邏輯框圖：（字?jǐn)U展）,13. 設(shè)有一個(gè)64K8位的RAM芯片，試問(wèn)該芯片共有多少個(gè)基本單元電路（簡(jiǎn)稱(chēng)存儲(chǔ)基元

29、）？欲設(shè)計(jì)一種具有上述同樣多存儲(chǔ)基元的芯片，要求對(duì)芯片字長(zhǎng)的選擇應(yīng)滿(mǎn)足地址線(xiàn)和數(shù)據(jù)線(xiàn)的總和為最小，試確定這種芯片的地址線(xiàn)和數(shù)據(jù)線(xiàn)，并說(shuō)明有幾種解答。 解： 存儲(chǔ)基元總數(shù) = 64K 8位 = 512K位 = 219位； 思路：如要滿(mǎn)足地址線(xiàn)和數(shù)據(jù)線(xiàn)總和最小，應(yīng)盡量把存儲(chǔ)元安排在字向，因?yàn)榈刂肺粩?shù)和字?jǐn)?shù)成2的冪的關(guān)系，可較好地壓縮線(xiàn)數(shù)。,設(shè)地址線(xiàn)根數(shù)為a，數(shù)據(jù)線(xiàn)根數(shù)為b，則片容量為：2a b = 219；b = 219-a；若a = 19，b = 1，總和 = 19+1 = 20； a = 18，b = 2，總和 = 18+2 = 20； a = 17，b = 4，總和 = 17+4 = 21；

30、 a = 16，b = 8 總和 = 16+8 = 24； 由上可看出：片字?jǐn)?shù)越少，片字長(zhǎng)越長(zhǎng)，引腳數(shù)越多。片字?jǐn)?shù)、片位數(shù)均按2的冪變化。 結(jié)論：如果滿(mǎn)足地址線(xiàn)和數(shù)據(jù)線(xiàn)的總和為最小，這種芯片的引腳分配方案有兩種：地址線(xiàn) = 19根，數(shù)據(jù)線(xiàn) = 1根；或地址線(xiàn) = 18根，數(shù)據(jù)線(xiàn) = 2根。,14. 某8位微型機(jī)地址碼為18位，若使用4K4位的RAM芯片組成模塊板結(jié)構(gòu)的存儲(chǔ)器，試問(wèn)： （1）該機(jī)所允許的最大主存空間是多少？ （2）若每個(gè)模塊板為32K8位，共需幾個(gè)模塊板？ （3）每個(gè)模塊板內(nèi)共有幾片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何選擇各模塊板？,解： （1）218 = 2

31、56K，則該機(jī)所允許的最大主存空間是256K8位（或256KB）； （2）模塊板總數(shù) = 256K8 / 32K8 = 8塊； （3）板內(nèi)片數(shù) = 32K8位 / 4K4位 = 8 2 = 16片； （4）總片數(shù) = 16片 8 = 128片； （5）CPU通過(guò)最高3位地址譯碼選板，次高3位地址譯碼選片。地址格式分配如下：,板地址 片地址 片內(nèi)地址,3 3 12,17 15 14 12 11 0,15. 設(shè)CPU共有16根地址線(xiàn)，8根數(shù)據(jù)線(xiàn)，并用-MREQ（低電平有效）作訪(fǎng)存控制信號(hào)，R/-W作讀/寫(xiě)命令信號(hào)（高電平為讀，低電平為寫(xiě)）。現(xiàn)有這些存儲(chǔ)芯片：ROM（2K8位，4K4位，8K8位），

32、RAM（1K4位，2K8位，4K8位），及74138譯碼器和其他門(mén)電路（門(mén)電路自定）。 試從上述規(guī)格中選用合適的芯片，畫(huà)出CPU和存儲(chǔ)芯片的連接圖。要求如下： （1）最小4K地址為系統(tǒng)程序區(qū)，409616383地址范圍為用戶(hù)程序區(qū)； （2）指出選用的存儲(chǔ)芯片類(lèi)型及數(shù)量； （3）詳細(xì)畫(huà)出片選邏輯。,解： （1）地址空間分配圖如下：,4K（ROM） 4K（SRAM） 4K（SRAM） 4K（SRAM）,04095 40968191 819212287 1228816383 65535,Y0 Y1 Y2 Y3 ,A15=1,A15=0,（2）選片：ROM：4K 4位：2片； RAM：4K 8位：3片

33、； （3）CPU和存儲(chǔ)器連接邏輯圖及片選邏輯：,4K4 ROM,74138（3：8）,4K4 ROM,4K8 RAM,4K8 RAM,4K8 RAM,-CS0 -CS1 -CS2 -CS3,-MREQ A15 A14 A13 A12,C B A -Y0,-G2A -G2B,G1,+5V,CPU A110 R/-W D30 D74,-Y1,-Y2,-Y3,討論： 1）選片：當(dāng)采用字?jǐn)U展和位擴(kuò)展所用芯片一樣多時(shí)，選位擴(kuò)展。 理由：字?jǐn)U展需設(shè)計(jì)片選譯碼，較麻煩，而位擴(kuò)展只需將數(shù)據(jù)線(xiàn)按位引出即可。 本題如選用2K8 ROM，則RAM也應(yīng)選2K8的。否則片選要采用二級(jí)譯碼，實(shí)現(xiàn)較麻煩。 當(dāng)需要RAM、R

34、OM等多種芯片混用時(shí)，應(yīng)盡量選容量等外特性較為一致的芯片，以便于簡(jiǎn)化連線(xiàn)。 2）應(yīng)盡可能的避免使用二級(jí)譯碼，以使設(shè)計(jì)簡(jiǎn)練。但要注意在需要二級(jí)譯碼時(shí)如果不使用，會(huì)使選片產(chǎn)生二意性。,3）片選譯碼器的各輸出所選的存儲(chǔ)區(qū)域是一樣大的，因此所選芯片的字容量應(yīng)一致，如不一致時(shí)就要考慮二級(jí)譯碼。 4）其它常見(jiàn)錯(cuò)誤： EPROM的PD端接地；（PD為功率下降控制端，當(dāng)輸入為高時(shí)，進(jìn)入功率下降狀態(tài)。因此PD端的合理接法是與片選端-CS并聯(lián)。） ROM連讀/寫(xiě)控制線(xiàn)-WE；（ROM無(wú)讀/寫(xiě)控制端） 注：該題缺少“系統(tǒng)程序工作區(qū)”條件。,16. CPU假設(shè)同上題，現(xiàn)有8片8K8位的RAM芯片與CPU相連。 （1）

35、用74138譯碼器畫(huà)出CPU與存儲(chǔ)芯片的連接圖； （2）寫(xiě)出每片RAM的地址范圍； （3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片RAM寫(xiě)入數(shù)據(jù)，以A000H為起始地址的存儲(chǔ)芯片都有與其相同的數(shù)據(jù)，分析故障原因。 （4）根據(jù)（1）的連接圖，若出現(xiàn)地址線(xiàn)A13與CPU斷線(xiàn)，并搭接到高電平上，將出現(xiàn)什么后果？,解： （1）CPU與存儲(chǔ)器芯片連接邏輯圖：,（2）地址空間分配圖：,（3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片RAM寫(xiě)入數(shù)據(jù)后，以A000H為起始地址的存儲(chǔ)芯片都有與其相同的數(shù)據(jù)，則根本的故障原因?yàn)椋涸摯鎯?chǔ)芯片的片選輸入端很可能總是處于低電平?？赡艿那闆r有：1）該片的-CS端與-WE端錯(cuò)連或短路；2）該片的-CS端與C

36、PU的-MREQ端錯(cuò)連或短路；3）該片的-CS端與地線(xiàn)錯(cuò)連或短路； 在此，假設(shè)芯片與譯碼器本身都是好的。,（4）如果地址線(xiàn)A13與CPU斷線(xiàn)，并搭接到高電平上，將會(huì)出現(xiàn)A13恒為“1”的情況。此時(shí)存儲(chǔ)器只能尋址A13=1的地址空間，A13=0的另一半地址空間將永遠(yuǎn)訪(fǎng)問(wèn)不到。若對(duì)A13=0的地址空間進(jìn)行訪(fǎng)問(wèn)，只能錯(cuò)誤地訪(fǎng)問(wèn)到A13=1的對(duì)應(yīng)空間中去。,22. 某機(jī)字長(zhǎng)為16位，常規(guī)的存儲(chǔ)空間為64K字，若想不改用其他高速的存儲(chǔ)芯片，而使訪(fǎng)存速度提高到8倍，可采取什么措施？畫(huà)圖說(shuō)明。 解：若想不改用高速存儲(chǔ)芯片，而使訪(fǎng)存速度提高到8倍，可采取多體交叉存取技術(shù)，圖示如下：,0 8 M0 8K,1 9

37、 M1 8K,2 10 M2 8K,3 11 M3 8K,4 12 M4 8K,5 13 M5 8K,6 14 M6 8K,7 15 M7 8K,存儲(chǔ)管理,存儲(chǔ)總線(xiàn),8體交叉訪(fǎng)問(wèn)時(shí)序：,啟動(dòng)M0： 啟動(dòng)M1： 啟動(dòng)M2： 啟動(dòng)M3： 啟動(dòng)M4： 啟動(dòng)M5： 啟動(dòng)M6： 啟動(dòng)M7：,t,單體存取周期,由圖可知：每隔1/8個(gè)存取周期就可在存儲(chǔ)總線(xiàn)上獲得一個(gè)數(shù)據(jù)。,23. 設(shè)CPU共有16根地址線(xiàn)，8根數(shù)據(jù)線(xiàn)，并用M/-IO作為訪(fǎng)問(wèn)存儲(chǔ)器或I/O的控制信號(hào)（高電平為訪(fǎng)存，低電平為訪(fǎng)I/O)，-WR（低電平有效）為寫(xiě)命令，-RD（低電平有效）為讀命令。設(shè)計(jì)一個(gè)容量為64KB的采用低位交叉編址的8體并行

38、結(jié)構(gòu)存儲(chǔ)器?，F(xiàn)有右圖所示的存儲(chǔ)芯片及138譯碼器。 畫(huà)出CPU和存儲(chǔ)芯片（芯片容量自定）的連接圖，并寫(xiě)出圖中每個(gè)存儲(chǔ)芯片的地址范圍（用十六進(jìn)制數(shù)表示）。,-OE 允許讀 -WE 允許寫(xiě) -CE 片選,解：芯片容量=64KB/8=8KB 每個(gè)芯片（體）的地址范圍以8為模低位交叉分布如下：,方案1：8體交叉編址的CPU和存儲(chǔ)芯片的連接圖：,注：此設(shè)計(jì)方案只能實(shí)現(xiàn)八體之間的低位交叉尋址，但不能實(shí)現(xiàn)八體并行操作。,方案2：8體交叉并行存取系統(tǒng)體內(nèi)邏輯如下：,由于存儲(chǔ)器單體的存取周期為T(mén)，而CPU的總線(xiàn)訪(fǎng)存周期為（1/8）T，故體內(nèi)邏輯要支持單體的獨(dú)立工作速率。因此在SRAM芯片的外圍加了地址、數(shù)據(jù)的輸

39、入/輸出緩沖裝置，以及控制信號(hào)的擴(kuò)展裝置。,CPU和各體的連接圖：由于存儲(chǔ)器單體的工作速率和總線(xiàn)速率不一致，因此各體之間存在總線(xiàn)分配問(wèn)題，存儲(chǔ)器不能簡(jiǎn)單地和CPU直接相連，要在存儲(chǔ)管理部件的控制下連接。,24. 一個(gè)4體低位交叉的存儲(chǔ)器，假設(shè)存取周期為T(mén)，CPU每隔1/4存取周期啟動(dòng)一個(gè)存儲(chǔ)體，試問(wèn)依次訪(fǎng)問(wèn)64個(gè)字需多少個(gè)存取周期？ 解：本題中，只有訪(fǎng)問(wèn)第一個(gè)字需一個(gè)存取周期，從第二個(gè)字開(kāi)始，每隔1/4存取周期即可訪(fǎng)問(wèn)一個(gè)字，因此，依次訪(fǎng)問(wèn)64個(gè)字需： 存取周期個(gè)數(shù) =(64-1)(1/4)T+T =（63/4+1）T =15.75+1 =16.75T 與常規(guī)存儲(chǔ)器的速度相比，加快了：（64-

40、16.75）T =47.25T 注：4體交叉存取雖然從理論上講可將存取速度提高到4倍，但實(shí)現(xiàn)時(shí)由于并行存取的分時(shí)啟動(dòng)需要一定的時(shí)間，故實(shí)際上只能提高到接近4倍。,25. 什么是“程序訪(fǎng)問(wèn)的局部性”？存儲(chǔ)系統(tǒng)中哪一級(jí)采用了程序訪(fǎng)問(wèn)的局部性原理？ 解：程序運(yùn)行的局部性原理指：在一小段時(shí)間內(nèi)，最近被訪(fǎng)問(wèn)過(guò)的程序和數(shù)據(jù)很可能再次被訪(fǎng)問(wèn)；在空間上，這些被訪(fǎng)問(wèn)的程序和數(shù)據(jù)往往集中在一小片存儲(chǔ)區(qū)；在訪(fǎng)問(wèn)順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大 (大約 5:1 )。存儲(chǔ)系統(tǒng)中Cache主存層次采用了程序訪(fǎng)問(wèn)的局部性原理。,26. 計(jì)算機(jī)中設(shè)置Cache的作用是什么？能不能把Cache的容量擴(kuò)大，最后取代主存，

41、為什么？ 答：計(jì)算機(jī)中設(shè)置Cache主要是為了加速CPU訪(fǎng)存速度； 不能把Cache的容量擴(kuò)大到最后取代主存，主要因?yàn)镃ache和主存的結(jié)構(gòu)原理以及訪(fǎng)問(wèn)機(jī)制不同（主存是按地址訪(fǎng)問(wèn)，Cache是按內(nèi)容及地址訪(fǎng)問(wèn)）。,27. Cache制作在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開(kāi)又有什么好處？ 答：Cache做在CPU芯片內(nèi)主要有下面幾個(gè)好處： 1）可提高外部總線(xiàn)的利用率。因?yàn)镃ache在CPU芯片內(nèi)，CPU訪(fǎng)問(wèn)Cache時(shí)不必占用外部總線(xiàn)； 2）Cache不占用外部總線(xiàn)就意味著外部總線(xiàn)可更多地支持I/O設(shè)備與主存的信息傳輸，增強(qiáng)了系統(tǒng)的整體效率； 3）可提高存取速度。因?yàn)镃

42、ache與CPU之間的數(shù)據(jù)通路大大縮短,故存取速度得以提高；,將指令Cache和數(shù)據(jù)Cache分開(kāi)有如下好處： 1）可支持超前控制和流水線(xiàn)控制，有利于這類(lèi)控制方式下指令預(yù)取操作的完成； 2）指令Cache可用ROM實(shí)現(xiàn)，以提高指令存取的可靠性； 3）數(shù)據(jù)Cache對(duì)不同數(shù)據(jù)類(lèi)型的支持更為靈活，既可支持整數(shù)（例32位），也可支持浮點(diǎn)數(shù)據(jù)（如64位）。,補(bǔ)充討論： Cache結(jié)構(gòu)改進(jìn)的第三個(gè)措施是分級(jí)實(shí)現(xiàn)，如二級(jí)緩存結(jié)構(gòu)，即在片內(nèi)Cache（L1）和主存之間再設(shè)一個(gè)片外Cache（L2），片外緩存既可以彌補(bǔ)片內(nèi)緩存容量不夠大的缺點(diǎn)，又可在主存與片內(nèi)緩存間起到平滑速度差的作用，加速片內(nèi)緩存的調(diào)入調(diào)出

43、速度（主存L2L1）。,28. 設(shè)主存容量為256K字，Cache容量為2K字，塊長(zhǎng)為4。（1）設(shè)計(jì)Cache地址格式，Cache中可裝入多少塊數(shù)據(jù)？（2）在直接映射方式下，設(shè)計(jì)主存地址格式。（3）在四路組相聯(lián)映射方式下，設(shè)計(jì)主存地址格式。（4）在全相聯(lián)映射方式下，設(shè)計(jì)主存地址格式。（5）若存儲(chǔ)字長(zhǎng)為32位，存儲(chǔ)器按字節(jié)尋址，寫(xiě)出上述三種映射方式下主存的地址格式。,29. 假設(shè)CPU執(zhí)行某段程序時(shí)共訪(fǎng)問(wèn)Cache命中4800次，訪(fǎng)問(wèn)主存200次，已知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系統(tǒng)的平均訪(fǎng)問(wèn)時(shí)間和效率，試問(wèn)該系統(tǒng)的性能提高

44、了多少？,30. 一個(gè)組相聯(lián)映射的Cache由64塊組成，每組內(nèi)包含4塊。主存包含4096塊，每塊由128字組成，訪(fǎng)存地址為字地址。試問(wèn)主存和Cache的地址各為幾位？畫(huà)出主存的地址格式。,31. 設(shè)主存容量為1MB，采用直接映射方式的Cache容量為16KB，塊長(zhǎng)為4，每字32位。試問(wèn)主存地址為ABCDEH的存儲(chǔ)單元在Cache中的什么位置？,32. 設(shè)某機(jī)主存容量為4MB，Cache容量為16KB，每字塊有8個(gè)字，每字32位，設(shè)計(jì)一個(gè)四路組相聯(lián)映射（即Cache每組內(nèi)共有4個(gè)字塊）的Cache組織。（1）畫(huà)出主存地址字段中各段的位數(shù)；（2）設(shè)Cache的初態(tài)為空，CPU依次從主存第0、1、

45、289號(hào)單元讀出90個(gè)字（主存一次讀出一個(gè)字），并重復(fù)按此次序讀8次，問(wèn)命中率是多少？（3）若Cache的速度是主存的6倍，試問(wèn)有Cache和無(wú)Cache相比，速度約提高多少倍？,答：（1）由于容量是按字節(jié)表示的，則主存地址字段格式劃分如下： 8 7 2 3 2 （2）由于題意中給出的字地址是連續(xù)的，故（1）中地址格式的最低2位不參加字的讀出操作。當(dāng)主存讀0號(hào)字單元時(shí)，將主存0號(hào)字塊（07）調(diào)入Cache（0組0號(hào)塊），主存讀8號(hào)字單元時(shí)，將1號(hào)塊（815）調(diào)入Cache（1組0號(hào)塊） 主存讀89號(hào)單元時(shí)，將11號(hào)塊（8889）調(diào)入Cache（11組0號(hào)塊）。,共需調(diào)90/8 12次，就把主存

46、中的90個(gè)字調(diào)入Cache。除讀第1遍時(shí)CPU需訪(fǎng)問(wèn)主存12次外，以后重復(fù)讀時(shí)不需再訪(fǎng)問(wèn)主存。則在908 =720個(gè)讀操作中： 訪(fǎng)Cache次數(shù) =（90-12）+630 =708次 Cache命中率 =708/720 0.98 98%（3）設(shè)無(wú)Cache時(shí)訪(fǎng)主存需時(shí)720T（T為主存周期），加入Cache后需時(shí)： 708T/6+12T =（118+12）T =130T 則：720T/130T 5.54倍 有Cache和無(wú)Cache相比，速度提高了4.54倍左右。,35. 畫(huà)出RZ、NRZ、NRZ1、PE、FM寫(xiě)入數(shù)字串1011001的寫(xiě)電流波形圖。 解：,36. 以寫(xiě)入1001 0110為例

47、，比較調(diào)頻制和改進(jìn)調(diào)頻制的寫(xiě)電流波形圖。 解：寫(xiě)電流波形圖如下：,FM: MFM: MFM:,1 0 0 1 0 1 1 0,t,1 0 0 1 0 1 1 0 頻率提高一倍后的MFM制。,t,比較： 1）FM和MFM寫(xiě)電流在位周期中心處的變化規(guī)則相同； 2）MFM制除連續(xù)一串“0”時(shí)兩個(gè)0周期交界處電流仍變化外，基本取消了位周期起始處的電流變化； 3）FM制記錄一位二進(jìn)制代碼最多兩次磁翻轉(zhuǎn)，MFM制記錄一位二進(jìn)制代碼最多一次磁翻轉(zhuǎn)，因此MFM制的記錄密度可提高一倍。上圖中示出了在MFM制時(shí)位周期時(shí)間縮短一倍的情況。由圖可知，當(dāng)MFM制記錄密度提高一倍時(shí)，其寫(xiě)電流頻率與FM制的寫(xiě)電流頻率相當(dāng)；

48、,4）由于MFM制并不是每個(gè)位周期都有電流變化，故自同步脈沖的分離需依據(jù)相鄰兩個(gè)位周期的讀出信息產(chǎn)生，自同步技術(shù)比FM制復(fù)雜得多。,37. 畫(huà)出調(diào)相制記錄01100010的驅(qū)動(dòng)電流、記錄磁通、感應(yīng)電勢(shì)、同步脈沖及讀出代碼等幾種波形。 解：,I： ： e： T： D：,0 1 1 0 0 0 1 0,t,t,t,t,t,寫(xiě)入,讀出,注意： 1）畫(huà)波形圖時(shí)應(yīng)嚴(yán)格對(duì)準(zhǔn)各種信號(hào)的時(shí)間關(guān)系。 2）讀出感應(yīng)信號(hào)不是方波而是與磁翻轉(zhuǎn)邊沿對(duì)應(yīng)的尖脈沖； 3）同步脈沖的出現(xiàn)時(shí)間應(yīng)能“包裹”要選的讀出感應(yīng)信號(hào)，才能保證選通有效的讀出數(shù)據(jù)信號(hào)，并屏蔽掉無(wú)用的感應(yīng)信號(hào)。PE記錄方式的同步脈沖應(yīng)安排對(duì)準(zhǔn)代碼周期的中間。

49、 4）最后讀出的數(shù)據(jù)代碼應(yīng)與寫(xiě)入代碼一致。,38. 磁盤(pán)組有6片磁盤(pán)，最外兩側(cè)盤(pán)面可以記錄，存儲(chǔ)區(qū)域內(nèi)徑22cm，外徑33cm，道密度為40道/cm，內(nèi)層密度為400位/cm，轉(zhuǎn)速3600轉(zhuǎn)/分。 （1）共有多少存儲(chǔ)面可用？ （2）共有多少柱面？ （3）盤(pán)組總存儲(chǔ)容量是多少？ （4）數(shù)據(jù)傳輸率是多少？,解：（1）共有：62 = 12個(gè)存儲(chǔ)面可用；（2）有效存儲(chǔ)區(qū)域 =（33-22）/2 = 5.5cm 柱面數(shù) = 40道/cm 5.5cm= 220道（3）內(nèi)層道周長(zhǎng)=22cm= 69.08cm 道容量=400位/cm69.08cm = 3454B 面容量=3454B220道 = 759 880

50、B 盤(pán)組總?cè)萘?=759，880B12面 = 9，118，560B,（4）轉(zhuǎn)速 = 3600轉(zhuǎn) / 60秒 = 60轉(zhuǎn)/秒 數(shù)據(jù)傳輸率 = 3454B 60轉(zhuǎn)/秒 = 207，240 B/S 注意： 1）的精度選取不同將引起答案不同，一般取兩位小數(shù)； 2）柱面數(shù)盤(pán)組總磁道數(shù)（=一個(gè)盤(pán)面上的磁道數(shù)） 3）數(shù)據(jù)傳輸率與盤(pán)面數(shù)無(wú)關(guān)； 4）數(shù)據(jù)傳輸率的單位時(shí)間是秒，不是分。,39. 某磁盤(pán)存儲(chǔ)器轉(zhuǎn)速為3000轉(zhuǎn)/分，共有4個(gè)記錄盤(pán)面，每毫米5道，每道記錄信息12 288字節(jié)，最小磁道直徑為230mm，共有275道，求： （1）磁盤(pán)存儲(chǔ)器的存儲(chǔ)容量； （2）最高位密度（最小磁道的位密度）和最低位密度；

51、（3）磁盤(pán)數(shù)據(jù)傳輸率； （4）平均等待時(shí)間。,解： （1）存儲(chǔ)容量 = 275道12 288B/道4面 = 13 516 800B （2）最高位密度 = 12 288B/23017B/mm136位/mm（向下取整） 最大磁道直徑 =230mm+275道/5道 2 = 230mm + 110mm = 340mm 最低位密度 = 12 288B / 34011B/mm92位 / mm （向下取整） （3）磁盤(pán)數(shù)據(jù)傳輸率 = 12 288B 3000轉(zhuǎn)/分 =12 288B 50轉(zhuǎn)/秒=614 400B/S （4）平均等待時(shí)間 = 1/50 / 2 = 10ms,討論： 1、本題給出的道容量單位為字

52、節(jié)，因此算出的存儲(chǔ)容量單位也是字節(jié)，而不是位； 2、由此算出的位密度單位最終應(yīng)轉(zhuǎn)換成bpm(位/毫米）； 3、平均等待時(shí)間是磁盤(pán)轉(zhuǎn)半圈的時(shí)間，與容量無(wú)關(guān)。,40. 采用定長(zhǎng)數(shù)據(jù)塊記錄格式的磁盤(pán)存儲(chǔ)器，直接尋址的最小單位是什么？尋址命令中如何表示磁盤(pán)地址？ 答：采用定長(zhǎng)數(shù)據(jù)塊記錄格式，直接尋址的最小單位是一個(gè)記錄塊（數(shù)據(jù)塊），尋址命令中可用如下格式表示磁盤(pán)地址：,41. 設(shè)有效信息為110，試用生成多項(xiàng)式G(x) =11011將其編成循環(huán)冗余校驗(yàn)碼。 解：編碼過(guò)程如下： M(x) =110 n =3 G(x) =11011 k+1 =5 k =4 M(x)x4 =110 0000 M(x)x4/

53、G(x) =110 0000/11011 =100+1100/11011 R(x) =1100 M(x)x4+R(x) =110 0000+1100 =110 1100 =CRC碼 （7，3）碼 注：此題的G(x)選得不太好，當(dāng)最高位和最低位出錯(cuò)時(shí)，余數(shù)相同，均為0001。此時(shí)只能檢錯(cuò)，無(wú)法糾錯(cuò)。,42. 有一個(gè)（7，4）碼，生成多項(xiàng)式G(x) =x3+x+1，寫(xiě)出代碼1001的循環(huán)冗余校驗(yàn)碼。 解：編碼過(guò)程如下： M(x) =1001 n =4 G(x) =x3+x+1 =1011 k+1 =4 k =3 M(x)x3 =1001 000 M(x)x3/G(x) =1001 000/1011

54、 =1010+110/1011 R(x) =110 M(x)x3+R(x) =1001 000+110 =1001 110 =CRC碼 由于碼制和生成多項(xiàng)式均與教材上的例題4.15相同，故此（7，4）碼的出錯(cuò)模式同表4.6。,輸入輸出系統(tǒng),第 五章,補(bǔ)充題： 一、某CRT顯示器可顯示64種ASCII字符，每幀可顯示72字24排；每個(gè)字符字形采用78點(diǎn)陣，即橫向7點(diǎn)，字間間隔1點(diǎn)，縱向8點(diǎn)，排間間隔6點(diǎn)；幀頻50Hz，采取逐行掃描方式。假設(shè)不考慮屏幕四邊的失真問(wèn)題，且行回掃和幀回掃均占掃描時(shí)間的20%，問(wèn)： 1）顯存容量至少有多大？ 2）字符發(fā)生器（ROM）容量至少有多大？ 3）顯存中存放的是那

55、種信息？ 4）顯存地址與屏幕顯示位置如何對(duì)應(yīng)？,5）設(shè)置哪些計(jì)數(shù)器以控制顯存訪(fǎng)問(wèn)與屏幕掃描之間的同步？它們的模各是多少？ 6）點(diǎn)時(shí)鐘頻率為多少？解：1）顯存最小容量=72248 =1728B 2）ROM最小容量=648行8列 = 512B（含字間隔1點(diǎn)，或5127位） 3）顯存中存放的是ASCII碼信息。 4）顯存每個(gè)地址對(duì)應(yīng)一個(gè)字符顯示位置，顯示位置自左至右，從上到下，分別對(duì)應(yīng)緩存地址由低到高。 5）設(shè)置點(diǎn)計(jì)數(shù)器、字計(jì)數(shù)器、行計(jì)數(shù)器、排計(jì)數(shù)器控制顯存訪(fǎng)問(wèn)與屏幕掃描之間的同步。,它們的模計(jì)算如下： 點(diǎn)計(jì)數(shù)器模 = 7+1 = 8 行計(jì)數(shù)器模 = 8 + 6 = 14 字、排計(jì)數(shù)器的模不僅與掃描

56、正程時(shí)間有關(guān)，而且與掃描逆程時(shí)間有關(guān)，因此計(jì)算較為復(fù)雜。 列方程： （72+x） 0.8 = 72 （24+y） 0.8 = 24 解方程得：x = 18，y = 6，則： 字計(jì)數(shù)器模 = 72 + 18 = 90 排計(jì)數(shù)器模 = 24 + 6 = 30 6）點(diǎn)頻 = 50Hz 30排 14行 90字 8點(diǎn) = 15 120 000Hz = 15.12MHz,討論： 1、VRAM、ROM容量應(yīng)以字或字節(jié)為單位； 2、字模點(diǎn)陣在ROM中按行存放，一行占一個(gè)存儲(chǔ)單元； 3、顯存中存放的是ASCII碼而不是像素點(diǎn)； 4、計(jì)算計(jì)數(shù)器的模及點(diǎn)頻時(shí)應(yīng)考慮回掃時(shí)間。,二、有一編碼鍵盤(pán)，其鍵陣列為8行16列，分別對(duì)應(yīng)128種ASCII碼字符，采用硬件掃描方式確認(rèn)按鍵信號(hào)，問(wèn)： 1）掃描計(jì)數(shù)器應(yīng)為多少位？ 2）ROM容量為多大？ 3）若行、列號(hào)均從0開(kāi)始編排，則當(dāng)?shù)?行第7列的鍵表示字母“F”時(shí)，CPU從鍵盤(pán)讀入的二進(jìn)制編碼應(yīng)為多少（設(shè)采用奇校驗(yàn)） ？ 4）參考教材圖5.15，畫(huà)出該鍵盤(pán)的原理性邏輯框圖； 5）如果不考慮校驗(yàn)技術(shù)，此時(shí)ROM是否可??？,解：1）掃描