EDA技術(shù)第二章FPGACPLD結(jié)構(gòu)與應(yīng)用.ppt

1、EDA技術(shù),主講：牛軍浩,第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用,2.1 PLD的分類 2.2 簡(jiǎn)單PLD原理 2.3 CPLD結(jié)構(gòu)與工作原理 2.4 FPGA結(jié)構(gòu)與工作原理 2.5 硬件測(cè)試 2.6 PLD產(chǎn)品 2.7 編程與配置,教學(xué)目的,掌握CPLD/FPGA的結(jié)構(gòu)及工作原理 掌握CPLD/FPGA的配置和編程方法,基本PLD器件的原理結(jié)構(gòu),輸入 緩沖 電路,與 陣 列,或 陣 列,輸出 緩沖 電路,數(shù)字電路系統(tǒng)都是由與門、非門、或門、傳輸門等基本門來(lái)構(gòu)成,2.1 PLD的分類,由基本門可以構(gòu)成兩類數(shù)字電路：,組合電路： 在邏輯上輸出總是當(dāng)前輸入狀態(tài)的函數(shù)。,時(shí)序電路： 輸出是當(dāng)前系統(tǒng)狀態(tài)

2、與當(dāng)前輸入狀態(tài)的函數(shù)。,2.1 PLD的分類,按集成度分：,2.1 PLD的分類,2.1 PLD的分類,按結(jié)構(gòu)分：,乘積項(xiàng)結(jié)構(gòu) 基本結(jié)構(gòu)為“與-或”陣列的器件 PLDCPLD 查找表結(jié)構(gòu) 由查找表組成可編程門，再構(gòu)成陣列 FPGA,2.1 PLD的分類,按編程工藝分：,熔絲（Fuse）型器件 反熔絲（Anti-Fuse）型器件 EPROM型器件 EEPROM型器件 SRAM型器件 Flash型器件,2.2 PLD原理,1. 電路符號(hào)表示：,非門,與門,或門,異或門,2.2 PLD原理,2. 電路結(jié)構(gòu)表示：,2.2 PLD原理,3. PROM,地址譯碼部分,PROM存儲(chǔ)單元陣列,輸出緩沖部分,與

3、陣列固定,或陣列可編程,包含所有輸入的最小項(xiàng) 利用率低,2.2 PLD原理,4. PLA,與陣列可編程,或陣列可編程,不需要包含輸入變量的每個(gè)最小項(xiàng),需要化簡(jiǎn)成最簡(jiǎn)的與或表達(dá)式,算法復(fù)雜，速度下降,2.2 PLD原理,5. PAL,與陣列可編程,或陣列固定,簡(jiǎn)化了設(shè)計(jì)算法,提高了運(yùn)行速度,熔絲工藝生產(chǎn)，一次編程，修改不方便,2.2 PLD原理,6. GAL （General Array Logic）,EEPROM工藝 或陣列固定 與陣列可編程 OLMC（Output Logic Macro Cell） 專用組合輸出、專用輸入、組合輸出雙向口，寄存器輸出、寄存器I/O等 結(jié)構(gòu)圖參看P35，圖3-

4、18,2.3 CPLD工作原理與結(jié)構(gòu),1. PLD器件的缺點(diǎn) 陣列規(guī)模小，資源少 片內(nèi)寄存器資源不足，難構(gòu)成時(shí)序電路 I/O不靈活 編程不方便,2. CPLD器件的結(jié)構(gòu) CPLD（Complex PLD） 邏輯陣列塊 宏單元 擴(kuò)展乘積項(xiàng) 可編程連線陣列 I/O控制塊,2.3 CPLD工作原理與結(jié)構(gòu),MAX7128S的結(jié)構(gòu),MAX7000系列的單個(gè)宏單元結(jié)構(gòu),可編程寄存器,共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu),并聯(lián)擴(kuò)展乘積項(xiàng)結(jié)構(gòu),PIA信號(hào)布線到LAB的方式,IO控制塊結(jié)構(gòu),2.4 FPGA工作原理與結(jié)構(gòu),1. FPGA的特點(diǎn) 可編程查找表 LUT（Look Up Table） 基于SRAM的查找表邏輯結(jié)構(gòu) 存儲(chǔ)

5、輸入值構(gòu)成的真值表,2. LUT單元,FPGA查找表單元內(nèi)部結(jié)構(gòu),FPGA由大量LAB組成,LE由一個(gè)4輸入的查找表LUT、進(jìn)位鏈邏輯和一個(gè)可編程的寄存器構(gòu)成,2.5 硬件測(cè)試技術(shù),集成電路的發(fā)展，促使CPLD、FPGA的規(guī)模越來(lái)越大，復(fù)雜程度也越來(lái)越高，測(cè)試問(wèn)題隨之而來(lái)。 內(nèi)部邏輯測(cè)試：掃描寄存器、嵌入式邏輯分析儀 JTAG邊界掃描：BST（Board Scan Test）,2.6 產(chǎn)品概述,CPLD分解組合邏輯的功能很強(qiáng) FPGA的一個(gè)LUT只能處理4輸入的組合邏輯 CPLD適合用于設(shè)計(jì)譯碼等復(fù)雜組合邏輯 設(shè)計(jì)復(fù)雜的時(shí)序邏輯，使用FPGA較好 CPLD一般只能做到512個(gè)邏輯單元 FPGA

6、芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是幾千上萬(wàn) CPLD擁有上電即可工作的特性 大部分FPGA需要一個(gè)加載過(guò)程,1. Altera,最大的可編程邏輯器件供應(yīng)商之一 CPLD：MAX系列 FPGA：Stratix系列、FLEX系列、ACEX系列、Cyclone系列等 IP核 ,2. Xilinx,FPGA的發(fā)明者 最大可編程邏輯器件供應(yīng)商之一 99年Xilinx收購(gòu)了Philips的PLD部門 CPLD：XC9500系列 FPGA：Virtext系列、Spartan系列 http:/www.xilinx-,3. Lattice,世界第三大可編程邏輯器件供應(yīng)商 ISP （ In-System Programming ）技術(shù) 99年Lattice收購(gòu)Vantis（原AMD子公司） 2001年收購(gòu)Lucent微電子的FPGA部門， Lattice中小規(guī)模PLD/FPGA比較有特色 ispMACH4000系列PLD LatticeEC/ECP系列FPGA 可編程模擬芯片ispPAC ,2.7 編程與配置,常見(jiàn)的大規(guī)模PLD的編程工藝有三種： 基于電可擦除存儲(chǔ)單元的EEPROM或FLASH技術(shù) 基于SRAM查找表的編程單元 基于反熔絲單元,1. CPLD的ISP編程,2. FPGA的配置,3. 專用器件配置FPGA,4. 單