[高等教育]EDA技術(shù)試驗(yàn)問答題答案基本包含.docVIP

第一章1-1 EDA技術(shù)與ASIC設(shè)計(jì)和FPGA開發(fā)有什么關(guān)系? FPGA/CPLD在ASIC設(shè)計(jì)中有什么用途?答：利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)；FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件。FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計(jì)技術(shù)、SoC（片上系統(tǒng)）和ASIC設(shè)計(jì)，以及對(duì)自動(dòng)設(shè)計(jì)與自動(dòng)實(shí)現(xiàn)最典型的詮釋。 FPGA/CPLD在ASIC設(shè)計(jì)中，屬于可編程ASIC的邏輯器件；使設(shè)計(jì)效率大為提高，上市的時(shí)間大為縮短。1-2與軟件描述語言相比，VHDL有什么特點(diǎn)? P6答：編譯器將軟件程序翻譯成基于某種特定CPU的機(jī)器代碼，這種代碼僅限于這種CPU而不能移植，并且機(jī)器代碼不代表硬件結(jié)構(gòu)，更不能改變CPU的硬件結(jié)構(gòu)，只能被動(dòng)地為其特定的硬件電路結(jié)構(gòu)所利用。綜合器將VHDL程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足VHDL設(shè)計(jì)程序功能描述的電路結(jié)構(gòu)，不依賴于任何特定硬件環(huán)境；具有相對(duì)獨(dú)立性。綜合器在將VHDL(硬件描述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中，具有明顯的能動(dòng)性和創(chuàng)造性，它不是機(jī)械的一一對(duì)應(yīng)式的“翻譯”，而是根據(jù)設(shè)計(jì)庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計(jì)。 l-3什么是綜合?有哪些類型?綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? P5什么是綜合? 答：在電子設(shè)計(jì)領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。有哪些類型? 答：(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(RegisterTransport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。(3)從RTL級(jí)表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。綜合在電子設(shè)計(jì)自動(dòng)化中的地位是什么? 答：是核心地位（見圖1-3）。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受VHDL程序并準(zhǔn)備對(duì)其綜合前，必須獲得與最終實(shí)現(xiàn)設(shè)計(jì)電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實(shí)現(xiàn)的相關(guān)信息。 1-4在EDA技術(shù)中，自頂向下的設(shè)計(jì)方法的重要意義是什么? P710答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程。 1-5 IP在EDA技術(shù)的應(yīng)用和發(fā)展中的意義是什么? P1112答：IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。 1-6 敘述EDA的FPGA/CPLD設(shè)計(jì)流程。 P1316答：1.設(shè)計(jì)輸入(原理圖/HDL文本編輯)；2.綜合；3.適配；4.時(shí)序仿真與功能仿真；5.編程下載；6.硬件測(cè)試。第二章2-1 OLMC（輸出邏輯宏單元）有何功能?說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 P3436OLMC有何功能? 答：OLMC單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的? 答：GAL（通用陣列邏輯器件）是通過對(duì)其中的OLMC（輸出邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡(jiǎn)單模式），實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。2-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)? P3334，40答：GAL、CPLD之類都是基于乘積項(xiàng)的可編程結(jié)構(gòu)；即包含有可編程與陣列和固定的或陣列的PAL（可編程陣列邏輯）器件構(gòu)成。2-4 與傳統(tǒng)的測(cè)試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)? P4750答：使用BST（邊界掃描測(cè)試）規(guī)范測(cè)試，不必使用物理探針，可在器件正常工作時(shí)在系統(tǒng)捕獲測(cè)量的功能數(shù)據(jù)?？朔鹘y(tǒng)的外探針測(cè)試法和“針床”夾具測(cè)試法來無法對(duì)IC內(nèi)部節(jié)點(diǎn)無法測(cè)試的難題。2-5 解釋編程與配置這兩個(gè)概念。 P58答：編程：基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)。CPLD一股使用此技術(shù)進(jìn)行編程。CPLD被編程后改變了電可擦除存儲(chǔ)單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電而丟失，但編程次數(shù)有限，編程的速度不快。配置：基于SRAM查找表的編程單元。編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，還需要重新載入編程信息。大部分FPGA采用該種編程工藝。該類器件的編程一般稱為配置。對(duì)于SRAM型FPGA來說，配置次數(shù)無限，且速度快；在加電時(shí)可隨時(shí)更改邏輯；下載信息的保密性也不如電可擦除的編程。2-6 請(qǐng)參閱相關(guān)資料，并回答問題：按本章給出的歸類方式，將基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)的PLD器件歸類為CPLD；將基于查找表的可編程邏輯結(jié)構(gòu)的PLD器什歸類為FPGA，那么，APEX系列屬于什么類型PLD器件? MAX II系列又屬于什么類型的PLD器件?為什么? P5456答：APEX(Advanced Logic Element Matrix)系列屬于FPGA類型PLD器件；編程信息存于SRAM中。MAX II系列屬于CPLD類型的PLD器件；編程信息存于EEPROM中。第四章4-1 歸納利用Quartus II進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件輸入一直到SignalTap II測(cè)試。P95P115答：1 建立工作庫文件夾和編輯設(shè)計(jì)文件；2 創(chuàng)建工程；3 編譯前設(shè)置；4 全程編譯；5 時(shí)序仿真；6 引腳鎖定；7 配置文件下載；8 打開SignalTap II編輯窗口；9 調(diào)入SignalTap II的待測(cè)信號(hào)；10 SignalTap II參數(shù)設(shè)置；11 SignalTap II參數(shù)設(shè)置文件存盤；12 帶有SignalTap II測(cè)試信息的編譯下載；13 啟動(dòng)SignalTap II進(jìn)行采樣與分析；14 SignalTap II的其他設(shè)置和控制方法。第五章5-1 什么是固有延時(shí)?什么是慣性延時(shí)?P150151答：固有延時(shí)(Inertial Delay)也稱為慣性延時(shí)，固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。5-2 是什么?在VHDL中，有什么用處?P152是什么? 答：在VHDL仿真和綜合器中，默認(rèn)的固有延時(shí)量（它在數(shù)學(xué)上是一個(gè)無窮小量），被稱為延時(shí)。在VHDL中，有什么用處?答：在VHDL信號(hào)賦值中未給出固有延時(shí)情況下，VHDL仿真器和綜合器將自動(dòng)為系統(tǒng)中的信號(hào)賦值配置一足夠小而又能滿足邏輯排序的延時(shí)量；使并行語句和順序語句中的并列賦值邏輯得以正確執(zhí)行。5-4 說明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。P128P129答：變量：變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶出對(duì)它做出定義的當(dāng)前結(jié)構(gòu)。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。變量的主要作用是在進(jìn)程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類似于連接線；可作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息交流通道。信號(hào)不但可以容納當(dāng)前值，也可以保持歷史值；與觸發(fā)器的記憶功能有很好的對(duì)應(yīng)關(guān)系。5-5 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對(duì)象變換處理功能。 （2）重載算符有何用處? 用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型