半導(dǎo)體存儲器和可編程邏輯器.ppt

第15章 半導(dǎo)體存儲器和可編程邏輯器件,隨機存取存儲器(RAM),只讀存儲器(ROM),可編程邏輯器件,本章基本要求,本章教學(xué)基本要求：,了解大規(guī)模集成電路半導(dǎo)體存儲器ROM、 EPROM、RAM電路的工作原理。,了解存儲器容量的擴展方法。,了解可編程邏輯器件的基本結(jié)構(gòu)和功能。,一、 半導(dǎo)體存儲器的作用,存放二值（0、1）數(shù)據(jù),二、 半導(dǎo)體存儲器的特點,集成度高、體積小、存儲信息容量大、工作速度快。,可編程邏輯器件是一種功能特殊的大規(guī)模集成電 路，可由用戶定義和設(shè)置邏輯功能，取代中小規(guī)模的 標準集成邏輯器件并創(chuàng)造大型復(fù)雜的數(shù)字系統(tǒng)，具有 結(jié)構(gòu)靈活、集成度高、和可靠性高等特點。,只讀存儲器用來存儲二值信息代碼，其數(shù)據(jù)一旦寫入，在正常工作時，只能重復(fù)讀取所存內(nèi)容，而不能改寫。,存儲器內(nèi)容在斷電后不會消失，具有非易失性。,只讀存儲器的特點：,15.1 只讀存儲器,例如有 10根地址線（n=10)，通過地址譯碼器譯出字線 根，為 若 的地址選擇為1100000000，則i=768，譯出 =1，其余字線為0,每一根字線對應(yīng)地存放一個8位二進制數(shù)碼，也就是這個字母的地址所指定存放的數(shù)，這個8位二進制數(shù)稱為一個字。通常把一個字中所含的位數(shù)稱為字長。位數(shù)可以1位、4位、8位、16位和32位等。把8位數(shù)的字稱為一個字節(jié)。4位為半個字節(jié)，16位稱為兩個字節(jié)。把輸出位數(shù)的線稱為位線。,字線Wi的下標i即對應(yīng)的是地址碼的十進制數(shù)。當該字線被選中， Wi出高電平1，其余字線為低電平,15.1.1 固定ROM,相應(yīng)的地址碼的字線,地址輸入線n根，又稱地址碼。,字線與位線的交叉點即為存儲單元。每個存儲單元可以存儲 1 位二進制數(shù)（0、1）,存儲器中總的存儲單元的數(shù)量稱為存儲容量。,從位線輸出的每組二進制代碼稱為一個字。一個字中含有的存儲單元數(shù)稱為字長，即字長 = 位數(shù)。,一個存儲體總的存儲容量用字線數(shù)m位線數(shù)表示。,44掩模ROM,地址線,被選中,1001,一、二極管掩模ROM,選中為1,片選信號控制與門電路,為0時譯碼器工作,表示該片ROM被選中，可以輸出存儲內(nèi)容。,44掩模ROM,二、44掩模ROM結(jié)構(gòu)及電路存儲內(nèi)容,44掩模ROM電路存儲內(nèi)容,三、MOS管掩模ROM,1k1位MOS掩模ROM,用1k1位ROM組成1k8位ROM,得到1K8位存儲器,一片1K1位存儲器芯片,共8片,三級管,位線,存儲單元（快速熔絲）,若熔絲被燒斷表示存儲單元信息為0，不燒斷為1。,15.1.2 可編程ROM(PROM),正常讀數(shù)時，字線被選中后，對于有熔絲的存儲單元其讀出放大器輸出的高電平不足以使穩(wěn)壓管導(dǎo)通，反相器截止，而輸出為1。而無熔絲輸出為0。,其存儲數(shù)據(jù)由用戶寫入。一旦寫入就無法修改，只能寫一次。,PROM 的結(jié)構(gòu)原理圖如下,反相器輸出低電平，使相應(yīng)的熔絲燒斷。,當要寫入信息時，要先輸入相應(yīng)的地址碼，使相應(yīng)的的字線被選中為高電平。,對要寫入0的位線上加入高電壓脈沖，使該位線上讀寫放大器中穩(wěn)壓管導(dǎo)通。,由用戶自己寫入信息，如果需要修改只要擦除原先存入的信息，再行重寫。,用一個特殊的浮柵 MOS 管替代熔絲。,15.1.3 可擦除可編程 ROM(EPROM),在漏、源極間加高電壓+25V，使之產(chǎn)生雪崩擊穿。同時，在控制柵g上加幅度為+25V、寬度為50 ms左右的正脈沖，這樣，在柵極電場作用下，高速電子能穿過SiO2,在浮置柵上注入負電荷，使單元管開啟電壓升高，控制柵在正常電壓作用下，管子仍處于截止。該單元編程為0。,控制柵g用于控制其下內(nèi)部的浮置柵G1用于存儲信息1或0,一、光可擦除的可編程只讀存儲器（EPROM）,當 為0時，必須 也為0，數(shù)據(jù)才可輸出。,輸出,構(gòu)成128 16 8位的存儲單元矩陣,EPROM2716邏輯結(jié)構(gòu)圖,EPROM2716引腳排列圖,二、電可擦除可編程只讀存儲器（E2PROM）,寫入的數(shù)據(jù)可電擦除，用戶可以多次改寫存儲的數(shù)據(jù)。使用方便。,2817E2ROM引腳圖,RAM 分類,隨機存取存儲器(RAM，即Random Access Memory),RAM 的存儲矩陣由觸發(fā)器或動態(tài)存儲單元構(gòu) 成， 是時序邏輯電路。RAM 工作時能讀出， 也能寫入。讀或?qū)懹勺x / 寫控制電路進行控制。 RAM 掉電后數(shù)據(jù)將丟失。,在讀出過程中進行刷新存儲單元,15.2 隨機存取存儲器,15.2.1 RAM的電路結(jié)構(gòu)和工作原理,一、六管靜態(tài)存儲單元及讀寫控制電路,構(gòu)成RS觸發(fā)器雙穩(wěn)態(tài)電路，存儲1位二值信息0或1,門電路 讀/寫控制電路，I/O端為輸入/輸出雙向傳輸線的信號端，信息由此寫入或讀出。,等于1不可工作，等于0可工作,當Yj = 1時，使 T7、T8 導(dǎo)通，若為0，就截止。,當Xi = 1，T5、T6 導(dǎo)通， 與 位線接通；當Xi = 0，T5、T6 截止，則聯(lián)系切斷。,存儲單元由 MOS管組成,T5 T6 由行選擇線Xi 控制。,一列存儲單元公用的門控管T7、 T8由列選擇線 Yj 控制。,二、2114型靜態(tài)RAM介紹,邏輯符號圖,電路結(jié)構(gòu)圖,行地址線,64根行選擇線,列地址線,16根列選擇線,一個六管靜態(tài)存儲單元,存儲單元以T2和C 為主組成 信息存儲于C 中。當電容中 充有一定電荷時，T2導(dǎo)通， 表示存儲信息為0；當電荷 少或是沒有， T2不能導(dǎo)通， 表示存儲信息為1。,此時當C上有電荷 ，使T2導(dǎo)通時，則T2漏極為0信息，經(jīng)T3管通過T5管輸出DO = 0。若C上無電荷輸出為1。,D1 經(jīng)T4 送入刷新電路，在G3 門輸出為D1反相信號。,如果D1 =1，則T1 傳送0 信號，電容C 放電；若相反傳送1 信號，電容C 充電。即分別存儲1和0信息。,Xi Yi均為1，T1 T4導(dǎo)通。 =0，G2被封鎖，G1打開。,=1， Xi Yi 均為1，T3 T5導(dǎo)通。,若讀位線為0 ，G1輸出也為0 ，使 “寫”位線為1，對C充電進行刷新。,動態(tài)RAM特點：要在讀出過程中 進行刷新存儲單元的操作。,三、三管動態(tài)存儲單元,T1、T3構(gòu)成門控管,寫操作時,讀操作時,0,0,0,1,0,1,讀寫控制線并聯(lián),片選信號并聯(lián),輸出字總位數(shù),擴展8位,為1時,工作有輸出,使字線1K擴展為2K,為0時,工作有輸出,15.2.2 RAM存儲容量的擴展方法,一、位數(shù)的擴展,二、字數(shù)的擴展,15.3 可編程邏輯陣列器件,只讀存儲器ROM由地址譯碼器和組成矩陣形式的 存儲單元構(gòu)成。,ROM中的地址譯碼器也可用存儲單元組成的矩陣 電路構(gòu)成，這樣的電路可以用來表示組合邏輯電路 的最小項與或表達式，如果將其輸出給觸發(fā)器 再反饋到輸入端，還可實現(xiàn)時序邏輯電路的功能。,由用戶自己根據(jù)要求來編程存入信息，構(gòu)成了專用 集成邏輯器件，稱為可編程邏輯器件（PLD）,我們已知，任意組合邏輯電路均可用最小項與或式或者簡化的與或式表示。下表為全加器的真值表。,15.3.1 PLD基本電路的結(jié)構(gòu)、功能與習慣表示法,與或邏輯表達式為：,簡化表示的與、或陣列,上述兩個與或表達式可用二極管固定 ROM 來實現(xiàn)。把輸入變量Ai、Bi、Ci-1看作ROM中的地址碼A2、A1、A0，而把輸出變量Si、Ci看作 ROM 的輸出數(shù)據(jù)D1、D0，如圖所示。,用二極管固定ROM實現(xiàn)全加器,D1 D2 D3 實現(xiàn)與的邏輯式：,D4D7組成或邏輯電路：,即為如圖所示的二極管與門電路,在前所述的PROM存儲器，其與陣列是固定的，用作地址譯碼器，而或陣列是可編程的。,圖8.3.4 PLD邏輯圖形符號,(a)與門 (b)或門 (c)連接方式 (d)互補輸入緩沖器 (e)三態(tài)輸出緩沖器,這也是一種可編程圖形符號，習慣上用下圖所示形式表示。,一、PLA的結(jié)構(gòu),可編程邏輯陣列由可編程的與陣列、可編程的或陣列和三態(tài)輸出緩沖器組成。,15.3.2可編程邏輯陣列（PLA）,TIFPLA839（三態(tài)輸出）PLA內(nèi)部結(jié)構(gòu)圖,TIFPLA839（三態(tài)輸出）PLA引腳排列,二、PLA在時序邏輯電路中的應(yīng)用,PLA可用來實現(xiàn)任一種組合邏輯電路，也可實現(xiàn)時序邏輯電路。,例：用時序邏輯型PLA組成同步2位二進制加法計算器。,1、表中所示為2位二進制加法計數(shù)器的計數(shù)狀態(tài)表和D端的激勵表。,2、列出D的函數(shù)式和次態(tài)邏輯式,3、確定輸入變量、輸出變量,輸入變量為 及 CP 和,輸出變量為 ，又作為下一個初態(tài)輸入。,或陣列的輸出變量 D1、D0 作為 D 觸發(fā)器的輸入。,4、設(shè)置熔絲連接的交叉點,用時序邏輯型PLA實現(xiàn)時序邏輯電路,如右圖所示：,將觸發(fā)器輸出Q0、Q1 作為與陣列 的輸入，由或陣列得到D0、D1輸出又 送入D觸發(fā)器的D端。在CP作用下，即 可實現(xiàn)加法計數(shù)。,即當R = 1，觸發(fā)器清零；EN = 1，三態(tài)門G1、G2可工作。,M及 PR/ 的控制功能,此外，在電路中還設(shè)置具有熔絲結(jié)構(gòu)的可編程接地控制端M和三態(tài)門使能端及清零控制端PR / 。由G3、G4門電路功能可知，其輸出分別為：R = M (PR/ )和EN = M + (PR/ ) = M (PR/ )。M端熔絲燒斷M = 1。其功能如下表所示。,Y0Y5所表示的與項是可編程的，而O0 = Y0 +Y1、O1 = Y2 + Y3、O2 = Y4 + Y5的或陣列是固定的，輸入信號 Ii 由輸入緩沖器轉(zhuǎn)換成有互補性質(zhì)的兩個輸入變量。這種PAL的電路只適用于實現(xiàn)組合邏輯電路。,圖8.3.7 PAL的基本結(jié)構(gòu),15.3.3 可編程陣列邏輯（PAL）,將或陣列中相或的項給以固定，與陣列允許用戶編程設(shè)置，這種 邏輯器件稱為可編程陣列邏輯器件，簡稱PAL。,GAL器件可分為兩大類： 一、與PAL相似：與陣列可編程，而或陣列固定連接。 二、與PLA相似：與、或陣列均可編程。,GAL16V8的引腳排列如右圖所示。外形為雙列直插式20腳芯片，它有8個輸入端I7I0，8個輸出端O7O0，還有一個輸入端In用于與相鄰芯片的輸出端級聯(lián)，此外還有一個用作時鐘也可用作信號輸入端CL，電源輸入為VDD = +5V和VSS接地。其可擦寫次數(shù)可達100次,存取時間為30 ns，數(shù)據(jù)可長期保存。,15.3.4 通用陣列邏輯（GAL）,圖8.3.9 GAL16V8的引腳排列,GAL16V8邏輯電路結(jié)構(gòu),OLMC的邏輯電路結(jié)構(gòu),將原屬于編程器的寫入擦除控制電路及高壓脈沖發(fā)生器電路也集成至PLD芯片中。因此編程時只需外加5V電壓，不必將PLD從系統(tǒng)的電路板取下，實現(xiàn)了在系統(tǒng)可編程。,一、低密度ISPPLD 低密度ISPPLD是在 GAL 的基礎(chǔ)上增加了寫入擦除控制電路。,二、高密度ISPPLD 高密度ISPPLD又稱isp LSI。,15.3.5在系統(tǒng)可編程邏輯器件（ISP-PLD）,isp GAL16Z8的電路結(jié)構(gòu)框圖,1、正常工作方式 接通電源后，若設(shè)MODE = 1，SDI = 0，電路即能自動進入正常工作方式，,2、診斷工作方式 若設(shè)MODE = 1，SDI = 1，電路進入診斷工作方式，這時，各輸出邏輯宏單元OLMC中的觸發(fā)器自動接成串行移位寄存器，在DCLK時鐘信號作用下，內(nèi)部收據(jù)由SDO端順序地被讀出，同時又可從SDI端對移位寄存器寫入新的數(shù)據(jù)，實現(xiàn)診斷和預(yù)置功能。,3、編程工作方式 若設(shè)MODE = 0，電路進入編程工作方式。這時分三步進行：首先將編程數(shù)據(jù)從SDI端輸入，然后再從SDO端讀出，以校驗數(shù)據(jù)是否正確，確認無誤后，最后寫入E2CMOS存儲單元。,一、低密度ISPPLD,二、高密度 ISPPLD,isp LSI 的電路結(jié)構(gòu)框圖,圖8.3.13 isp LSI1016器件通用邏輯塊(GLB)的電路結(jié)構(gòu),1、通用邏輯模塊(GLB)的電路結(jié)構(gòu),通過編程將GLB設(shè)置成其它4種連接模式：,(1)、高速旁路模式：將與或輸出端F0F3直接與OLMC相連，不必經(jīng)過乘積項共享的編程陣列。,(2)、單項乘積模式：與邏輯陣列中任一個單項乘積項的與門輸出端可與任一個OLMC的輸入端直接相連。,(3)、異或邏輯模式：將與邏輯陣列中任一個與門輸出和或邏輯陣列輸出F0F3中的一個，兩者共同輸入到一個異或門，其輸出再接入OLMC的輸入端。,(4)、多重模式：同一個GLB中的4個輸出可以同時采用上述幾種不同配置模式。,2、輸入輸出單元(IOC)的組態(tài) 將I / O單元配置為8各組態(tài)：,(1)、用作輸入單元有3種組態(tài)，即：引腳輸入通過緩沖器輸入，或?qū)⒋溯斎朐跁r鐘脈沖作用下由D觸發(fā)器構(gòu)成鎖存輸入或寄存器輸入。,(2)、用作輸出單元有3種組態(tài)，即：經(jīng)緩沖器或反相輸出緩沖器或三態(tài)輸出緩沖器送到輸出引腳。,(3)、用作雙向傳輸單元有2種組態(tài)：一種是經(jīng)三態(tài)緩沖器輸出經(jīng)緩沖器輸入的雙向傳輸，另一種是經(jīng)三態(tài)緩沖器輸出在時鐘脈沖作用下經(jīng)D觸發(fā)器輸入的雙向傳輸。,3、isp LSI1000及2000系列器件的編程接口 目前Lattice公司生產(chǎn)的iap LSI有1000、1000E、2000、3000、6000系列，其編程接口各不相同。下圖所示為1000、2000系列isp LSI器件的編程接口。,圖8.3.14 isp LSI器件的編程接口,Isp LSI編程是在計算機控制進行的。在左圖中，當編程使能信號ispEN = 1時，則isp LSI器件為正常工作狀態(tài)；當ispEN = 0時，所有IOC的輸出三態(tài)緩沖器無被置成高阻狀態(tài)，則器件進入編程工作狀態(tài)。MODE為模式控制信號。SCLK為時鐘串行輸入。SDI為串行數(shù)據(jù)和命令輸入端，SDO為串行數(shù)據(jù)輸出端。,現(xiàn)場可編程門陣列與前面所述的可編程邏輯器件相比，其結(jié)構(gòu)不受與 或陣列限制，也不受觸發(fā)器和I / O端數(shù)量聘用制，它可以構(gòu)成任何復(fù)雜的邏輯電路，更適合構(gòu)成多級邏輯功能。由于內(nèi)部可編程模塊的排列形式與前述可編程器件門陣列中單元的排列形式相似，因而沿用門陣列名稱。FPGA屬高密度PLD，集成度高達3萬/片以上。,15.3.6 現(xiàn)場可編程門陣列（FPGA）,右圖所示為FPGA基本結(jié)構(gòu)的示意圖，由可編程的輸入輸出模塊(IOB)、可編程邏輯模塊(CLB)和可編程連線資源(IR)組成，另外還有一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器，其中設(shè)定的數(shù)據(jù)用來確定三各可編程單元的工作狀態(tài)。,一、FPGA的基本結(jié)構(gòu),圖8.3.15 FPGA基本結(jié)構(gòu)示意圖,XC4000E系列的FPGA典型容量,二、可編程邏輯模塊CLB,CLB是FPGA的基本邏輯單元，由邏輯函數(shù)發(fā)生器、觸發(fā)器、進位邏輯、編程數(shù)據(jù)存儲單元、數(shù)據(jù)選擇器及其它控制電路組成。,在CLB中有2個4變量函數(shù)發(fā)生器和1個3變量函數(shù)發(fā)生器。經(jīng)組合后，可實現(xiàn)9個變量的組合邏輯函數(shù)。對3變量函數(shù)需要8位指定代碼編程，4變量函數(shù)要16位指定代碼編程，通過查表方式設(shè)計，予以一一對應(yīng)，可獲得眾多的組合邏輯函