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集成電路設(shè)計(jì)基礎(chǔ),第一章 集成電路設(shè)計(jì)概述,華南理工大學(xué) 電子與信息學(xué)院 廣州集成電路設(shè)計(jì)中心 殷瑞祥 教授,第一章 集成電路設(shè)計(jì)概述,1.1 集成電路（IC）的發(fā)展,集成電路（IC）的發(fā)展,ICIntegrated Circuit； 集成電路是電路的單芯片實(shí)現(xiàn)； 集成電路是微電子技術(shù)的核心；,1.1 集成電路（IC）的發(fā)展,單片半導(dǎo)體材料,元件,連線(xiàn),I/O,工藝加工,應(yīng)用電路系統(tǒng),晶體管的發(fā)明,1946年1月，Bell實(shí)驗(yàn)室正式成立半導(dǎo)體研究小組：W. Schokley，J. Bardeen、W. H. Brattain Bardeen提出了表面態(tài)理論， Schokley給出了實(shí)現(xiàn)放大器的基本設(shè)想，Brattain設(shè)計(jì)了實(shí)驗(yàn)； 1947年12月23日，第一次觀(guān)測(cè)到了具有放大作用的晶體管； 1947年12月23日第一個(gè)點(diǎn)接觸式NPN Ge晶體管 發(fā)明者： W. Schokley J. Bardeen W. Brattain,獲得1956年Nobel物理獎(jiǎng),1.1 集成電路（IC）的發(fā)展,獲得1956年Nobel物理獎(jiǎng),集成電路的發(fā)明,1952年5月，英國(guó)科學(xué)家G. W. A. Dummer第一次提出了集成電路的設(shè)想。 1958年以德克薩斯儀器公司（TI）的科學(xué)家基爾比(Clair Kilby)為首的研究小組研制出了世界上第一塊集成電路，并于1959年公布了該結(jié)果。 鍺襯底上形成臺(tái)面雙極晶體管和電阻，總共12個(gè)器件，用超聲焊接引線(xiàn)將器件連起來(lái)。,獲得2000年Nobel物理獎(jiǎng),1.1 集成電路（IC）的發(fā)展,獲得2000年Nobel物理獎(jiǎng),集成電路的發(fā)明,平面工藝的發(fā)明 1959年7月， 美國(guó)Fairchild 公司的Noyce發(fā)明第一塊單片集成電路： 利用二氧化硅膜制成平面晶體管， 用淀積在二氧化硅膜上和二氧化硅膜密接在一起的導(dǎo)電膜作為元器件間的電連接(布線(xiàn))。 這是單片集成電路的雛形，是與現(xiàn)在的硅集成電路直接有關(guān)的發(fā)明。將平面技術(shù)、照相腐蝕和布線(xiàn)技術(shù)組合起來(lái)，獲得大量生產(chǎn)集成電路的可能性。,1.1 集成電路（IC）的發(fā)展,第一塊單片集成電路,集成電路發(fā)展史上的幾個(gè)里程碑,1962年Wanlass、C. T. SahCMOS技術(shù) 現(xiàn)在集成電路產(chǎn)業(yè)中占95%以上 1967年Kahng、S. Sze 非揮發(fā)存儲(chǔ)器 1968年Dennard單晶體管DRAM 1971年Intel公司生產(chǎn)出第一個(gè)微處理器芯片4004計(jì)算機(jī)的心臟 目前全世界微機(jī)總量約6億臺(tái)，在美國(guó)每年由計(jì)算機(jī)完成的工作量超過(guò)4000億人年工作量。美國(guó)歐特泰克公司認(rèn)為：微處理器、寬帶連接和智能軟件將是21世紀(jì)改變?nèi)祟?lèi)社會(huì)和經(jīng)濟(jì)的三大技術(shù)創(chuàng)新。,1.1 集成電路（IC）的發(fā)展,集成電路的發(fā)展水平的標(biāo)志,IC加工工藝的特征尺寸 (MOS晶體管的最小柵長(zhǎng)、最小金屬線(xiàn)寬) 集成度 （元件/芯片） 生產(chǎn)IC所用的硅片的直徑 （6、8、12英寸） 芯片的速度 (時(shí)鐘頻率),1.1 集成電路（IC）的發(fā)展,集成電路的發(fā)展,小規(guī)模集成（SSI）中規(guī)模集成（MSI）大規(guī)模集成（LSI）超大規(guī)模集成電路(VLSI)特大規(guī)模集成電路(ULSI)GSI SoC 。,1.1 集成電路（IC）的發(fā)展,集成電路的發(fā)展,1990年代以后, 工藝從亞微米(0.5到1微米)深亞微米(小于0.5m)超深亞微米(小于0.25 m ，目前已經(jīng)到了0.06 m)發(fā)展。其主要特點(diǎn)： 特征尺寸越來(lái)越?。ㄗ钚〉腗OS管柵長(zhǎng)或者連線(xiàn)寬度） 芯片尺寸越來(lái)越大（die size） 單片上的晶體管數(shù)越來(lái)越多 時(shí)鐘速度越來(lái)越快 電源電壓越來(lái)越低 布線(xiàn)層數(shù)越來(lái)越多 I/O引線(xiàn)越來(lái)越多,1.1 集成電路（IC）的發(fā)展,集成電路發(fā)展規(guī)劃（1997）,1.1 集成電路（IC）的發(fā)展,集成電路工藝特征尺寸,1.1 集成電路（IC）的發(fā)展,單個(gè)芯片上的晶體管數(shù),1.1 集成電路（IC）的發(fā)展,集成電路芯片面積,1.1 集成電路（IC）的發(fā)展,集成電路的電源電壓,1.1 集成電路（IC）的發(fā)展,集成電路的時(shí)鐘頻率,1.1 集成電路（IC）的發(fā)展,摩爾定律（Moores Law）,Min. transistor feature size decreases by 0.7X every three yearsTrue for at least 30 years! (Intel公司前董事長(zhǎng)Gordon Moore首次于1965提出) 后人對(duì)摩爾定律加以擴(kuò)展： 集成電路的發(fā)展每三年 工藝升級(jí)一代； 集成度翻二番； 特征線(xiàn)寬約縮小30左右； 邏輯電路（以CPU為代表）的工作頻率提高約30。,1.1 集成電路（IC）的發(fā)展,Intel公司CPU發(fā)展,1.1 集成電路（IC）的發(fā)展,Intel公司CPU發(fā)展,Year of introduction Transistors 4004 1971 2,250 8008 1972 2,500 8080 1974 5,000 8086 1978 29,000 286 1982 120,000 386 1985 275,000 486DX 1989 1,180,000 Pentium 1993 3,100,000 Pentium II 1997 7,500,000 Pentium III 1999 24,000,000 Pentium 4 2000 42,000,000,單片集成電路晶體管數(shù),1.1 集成電路（IC）的發(fā)展,特征尺寸,1.1 集成電路（IC）的發(fā)展,艾滋病毒,紅血球細(xì)胞,變形蟲(chóng),人類(lèi)頭發(fā)絲,巴克球,電源電壓,1.1 集成電路（IC）的發(fā)展,平均每個(gè)晶體管價(jià)格,1.1 集成電路（IC）的發(fā)展,摩爾定律還能維持多久？,經(jīng)過(guò)30多年，集成電路產(chǎn)業(yè)的發(fā)展證實(shí)了摩爾定律的正確性，但是摩爾定律還能有多長(zhǎng)時(shí)間的生命力？ 集成電路的特征尺寸： 130nm90nm60nm45nm30nm?量子效應(yīng) 集成電路光刻 費(fèi)用急劇增加,1.1 集成電路（IC）的發(fā)展,數(shù)十萬(wàn)甚至上百萬(wàn)美元！,第一章 集成電路設(shè)計(jì)概述,1.2 當(dāng)前國(guó)際集成電路 技術(shù)發(fā)展趨勢(shì),1.2 當(dāng)前國(guó)際集成電路技術(shù)發(fā)展趨勢(shì) #1,關(guān)心工藝線(xiàn),12英寸(300mm) 0.09微米是目前量產(chǎn)最先進(jìn)的CMOS工藝線(xiàn),1.2 當(dāng)前國(guó)際集成電路技術(shù)發(fā)展趨勢(shì),1.2 當(dāng)前國(guó)際集成電路技術(shù)發(fā)展趨勢(shì) #2,特征尺寸：微米亞微米深亞微米，目前的主流工藝是0.35、0.25和0.18 m，0.15和 0.13m已開(kāi)始走向規(guī)?；a(chǎn)； 電路規(guī)模：SSISOC； 晶圓的尺寸增加, 當(dāng)前的主流晶圓的尺寸為8英寸, 正在向12英寸晶圓邁進(jìn)； 集成電路的規(guī)模不斷提高, 最先進(jìn)的CPU(P-IV)已超過(guò)4000萬(wàn)晶體管, DRAM已達(dá)Gb規(guī)模；,1.2 當(dāng)前國(guó)際集成電路技術(shù)發(fā)展趨勢(shì),1.2 當(dāng)前國(guó)際集成電路技術(shù)發(fā)展趨勢(shì) #3,集成電路的速度不斷提高, 人們已經(jīng)用0.13 m CMOS工藝做出了主時(shí)鐘達(dá)2GHz的CPU ； 10Gbit/s的高速電路和6GHz的射頻電路； 集成電路復(fù)雜度不斷增加，系統(tǒng)芯片或稱(chēng)芯片系統(tǒng)SoC(System-on-Chip)成為開(kāi)發(fā)目標(biāo)； 設(shè)計(jì)能力落后于工藝制造能力； 電路設(shè)計(jì)、工藝制造、封裝的分立運(yùn)行為發(fā)展無(wú)生產(chǎn)線(xiàn)(Fabless)和無(wú)芯片(Chipless)集成電路設(shè)計(jì)提供了條件，為微電子領(lǐng)域發(fā)展知識(shí)經(jīng)濟(jì)提供了條件.,1.2 當(dāng)前國(guó)際集成電路技術(shù)發(fā)展趨勢(shì),第一章 集成電路設(shè)計(jì)概述,1.3 無(wú)生產(chǎn)線(xiàn)集成電路設(shè)計(jì)技術(shù) Fabless IC Design Technique,IDM與Fabless集成電路實(shí)現(xiàn),集成電路發(fā)展的前三十年中，設(shè)計(jì)、制造和封裝都是集中在半導(dǎo)體生產(chǎn)廠(chǎng)家內(nèi)進(jìn)行的，稱(chēng)之為一體化制造 (IDM，Integrated Device Manufacture)的集成電路實(shí)現(xiàn)模式。 近十年以來(lái)，電路設(shè)計(jì)、工藝制造和封裝開(kāi)始分立運(yùn)行，這為發(fā)展無(wú)生產(chǎn)線(xiàn)（Fabless）集成電路設(shè)計(jì)提供了條件，為微電子領(lǐng)域發(fā)展知識(shí)經(jīng)濟(jì)提供了條件。,1.3 無(wú)生產(chǎn)線(xiàn)集成電路設(shè)計(jì)技術(shù),Fabless and Foundry: Definition,What is Fabless? IC Design based on foundries, i.e. IC Design unit without any process owned by itself. What is Foundry? IC manufactory purely supporting fabless IC designers, i.e. IC manufactory without any IC design entity of itself.,1.3 無(wú)生產(chǎn)線(xiàn)集成電路設(shè)計(jì)技術(shù),Layout,Chip,Design kits,Internet,Foundry,Fabless,設(shè)計(jì)單位,代工單位,Relation of F&F(無(wú)生產(chǎn)線(xiàn)與代工的關(guān)系),1.3 無(wú)生產(chǎn)線(xiàn)集成電路設(shè)計(jì)技術(shù),無(wú)生產(chǎn)線(xiàn)IC設(shè)計(jì)-虛擬制造-代工制造,Foundry I,Foundry II,FICD: fabless IC designer,VICM: virtual IC manufacture(虛擬制造) ( MOSIS, CMP, VDEC, CIC ICC),FICD 1,FICD 2,FICD 3,FICD 4,FICD n,VICM,VICM,Relation of FICD&VICM&Foundry,1.3 無(wú)生產(chǎn)線(xiàn)集成電路設(shè)計(jì)技術(shù),Relation of FICD&VICM&Foundry,Design kits,Fabless IC Design + Foundry IC Manufacture,Fabless,Foundry,VICM,1.3 無(wú)生產(chǎn)線(xiàn)集成電路設(shè)計(jì)技術(shù),第一章 集成電路設(shè)計(jì)概述,1.4 代工工藝,國(guó)內(nèi)主要Foundry(代客戶(hù)加工)廠(chǎng)家,1.4 代工工藝,國(guó)內(nèi)新建Foundry(代客戶(hù)加工)廠(chǎng)家,上海 中芯國(guó)際：8”,0.25m, 2001.10 宏 力：8”,0.25m, 2002.10 華虹 -II：8”,0.25m, 籌建 臺(tái)積電TSMC 在松江建廠(chǎng) 北京 首鋼NEC籌建8”,0.25m 天津 Motolora, 8”,0.25m 聯(lián)華UMC 在蘇州建廠(chǎng),1.4 代工工藝,境外可用Foundry工藝廠(chǎng)家,1.4 代工工藝,第一章 集成電路設(shè)計(jì)概述,1.5 芯片工程與多項(xiàng)目晶圓計(jì)劃,1.5 芯片工程與多項(xiàng)目晶圓計(jì)劃,Many ICs for different projects are laid on one macro-IC and fabricated on wafers The costs of masks and fabrication is divided by all users. Thus, the cost paid by a single project is low enough especially for R&D The risk of the ICs R&D becomes low,Single IC Macro-IC MPW (layout) (layout/masks) (wafermacro-chip single chip),1.5 芯片工程與多項(xiàng)目晶圓計(jì)劃,Chip1,Chip1,Chip6,Chip2,Chip5,Chip4,Chip3,$30 000,$30 000, $5 000,MPW: cost,多項(xiàng)目晶圓技術(shù)降低研發(fā)成本,1.5 芯片工程與多項(xiàng)目晶圓計(jì)劃,無(wú)生產(chǎn)線(xiàn)集成電路設(shè)計(jì)EDA工具投資,單獨(dú)購(gòu)買(mǎi) 一套可設(shè)計(jì)IC的國(guó)外EDA工具50萬(wàn)元 單獨(dú)獲得CIDC支持 多套Panda20005萬(wàn)元 高校聯(lián)合參加“中國(guó)芯片”工程 多套完整的國(guó)內(nèi)外EDA工具10萬(wàn)元(?) 最低可能的一套可設(shè)計(jì)IC軟件: 2000元(!) (DSCH+Microwind),1.5 芯片工程與多項(xiàng)目晶圓計(jì)劃,集成電路設(shè)計(jì)技術(shù)的內(nèi)容,國(guó)內(nèi)外可用生產(chǎn)線(xiàn)資源（工藝、價(jià)格、服務(wù)）的研究和開(kāi)發(fā) 可用生產(chǎn)線(xiàn)工藝文件（Tech-files）的建立 元件庫(kù)（Cell-libraries）的開(kāi)發(fā) 具有知識(shí)產(chǎn)權(quán)的單元電路、系統(tǒng)內(nèi)核（IP-cores）功能模塊的開(kāi)發(fā)和利用 系統(tǒng)芯片（SoC）設(shè)計(jì) 多項(xiàng)目晶圓的開(kāi)發(fā)與工藝實(shí)現(xiàn) 芯片測(cè)試系統(tǒng)和方法的研究,1.5 芯片工程與多項(xiàng)目晶圓計(jì)劃,第一章 集成電路設(shè)計(jì)概述,1.6 集成電路