基于EDA技術(shù)的2位頻率計(jì)EDA課程設(shè)計(jì).doc

2008級(jí)學(xué)生EDA課程設(shè)計(jì) EDA課程設(shè)計(jì)報(bào)告書課題名稱基于EDA技術(shù)的2位頻率計(jì)姓 名 *學(xué) 號(hào) 081220144院 系物理與電信工程系專 業(yè)電子信息工程指導(dǎo)教師* 講師2011年 6月9日 一、 設(shè)計(jì)任務(wù)及要求：設(shè)計(jì)任務(wù)設(shè)計(jì)制作一個(gè)基于EDA技術(shù)的2位頻率計(jì)，實(shí)現(xiàn)頻率、周期、脈寬、占空比、相位差等參數(shù)的測(cè)量。要求 （1）頻率計(jì)至少能實(shí)現(xiàn)兩個(gè)以上的參數(shù)功能測(cè)量；（2）測(cè)頻范圍在1Hz50MHz范圍內(nèi)可調(diào)，精度誤差千分之一；（3）脈沖測(cè)試功能：測(cè)試范圍1us1s，測(cè)試精度0.5度；（4）占空比測(cè)試功能：測(cè)試精度1%99%；（5）相位測(cè)試功能：測(cè)試范圍0360度，測(cè)試精度0.5度；（6）輸出信號(hào)波形無明顯失真。指導(dǎo)教師簽名： 2011年 6 月9日 二、指導(dǎo)教師評(píng)語：指導(dǎo)教師簽名： 2011年6月9日 三、成績(jī)驗(yàn)收蓋章 2011年6 月9日 基于EDA技術(shù)的2位頻率計(jì)陸文龍（湖南城市學(xué)院物理與電信工程系電子信息工程專業(yè),益陽,413000）1設(shè)計(jì)目的（1）熟悉頻率計(jì)測(cè)量方法。（2）熟悉各進(jìn)制互相的配合使用。（3）熟悉頻率計(jì)的設(shè)計(jì)和制作。（4）熟悉Quartus5.0軟件的使用方法。2設(shè)計(jì)的主要內(nèi)容和要求 測(cè)頻一直以來都是電子和通訊系統(tǒng)工作的重要手段之一。高精度的測(cè)頻儀和頻率發(fā)生器有著廣闊的市場(chǎng)前景。以往的測(cè)頻儀大都在低頻段利用測(cè)周的方法、高頻段用測(cè)頻的方法，其精度往往會(huì)隨著被測(cè)頻率的下降而下降。該多功能頻率計(jì)的設(shè)計(jì)是針對(duì)已有測(cè)頻技術(shù)的特點(diǎn)及存在問題，推出基本原理和方法，設(shè)計(jì)檢測(cè)精度高、便于實(shí)施且設(shè)備構(gòu)成又比較經(jīng)濟(jì)的一種檢測(cè)儀器。如果設(shè)計(jì)成功的話，可很好地解決各種非標(biāo)準(zhǔn)頻率源的比對(duì)問題、轉(zhuǎn)測(cè)問題等，即可作為高精度頻率計(jì)，還可以取代各種用途單一的相位測(cè)試儀器、校頻儀器等。近年,在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域中,電子設(shè)計(jì)自動(dòng)化已成為重要的設(shè)計(jì)手段。搭電路,邏輯功能的調(diào)試可被EDA中的仿真取代。這樣做即可節(jié)省時(shí)間又能避免不必要的損失。數(shù)字頻率計(jì)的設(shè)計(jì),其功能是實(shí)現(xiàn)信號(hào)的頻率、周期、占空比以及脈寬等指標(biāo)的測(cè)量。本設(shè)計(jì)用到了數(shù)字系統(tǒng)設(shè)計(jì)理論、單片機(jī)理論、電子技術(shù)等方面的知識(shí)。3 整體設(shè)計(jì)方案3.1設(shè)計(jì)框圖程序總體框圖3.1所示 圖3.1 程序總體框圖主程序流程圖3.2所示圖3.2 主程序流程3.2單元電路程序流程圖與元件3.2.1 10進(jìn)制計(jì)數(shù)器此程序用來對(duì)時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)。圖3.3 10進(jìn)制計(jì)數(shù)器library work; library std;library work;library std;library ieee;use ieee.std_logic_1164.all; -用了標(biāo)準(zhǔn)邏輯的IEEE第1164號(hào)文件，這個(gè)文件包括了entity cnt210 is -定義了實(shí)體為 cnt210port(clk:in std_logic; -定義clk為標(biāo)準(zhǔn)的邏輯輸入信號(hào) clr:in std_logic;-定義clr為標(biāo)準(zhǔn)的邏輯輸入信號(hào) ena:in std_logic;-定義ena為標(biāo)準(zhǔn)的邏輯輸入信號(hào) cq:out integer range 0 to 15; carry_out:out std_logic);end entity cnt210;architecture art of cnt210 issignal cqi:integer range 0 to 15;beginprocess(clk,clr,ena)isbeginif clr=1 then cqi=0;elsif clkevent and clk=1 then上升沿有效 if ena=1 thenena使能信號(hào)，高電平有效 if cqi9 then cqi=cqi+1;else cqi=0;十進(jìn)制計(jì)數(shù) end if; end if;end if;end process;process(cqi) is begin if cqi=9 then carry_out=1;else carry_out=0;end if;end process;cq=cqi;end architecture art;3.2.2 8 位鎖存器library work;library std;library ieee;use ieee.std_logic_1164.all;entity reg8b isport(load:in std_logic; din:in std_logic_vector(7 downto 0); dout:out std_logic_vector(7 downto 0);end entity reg8b;architecture art of reg8b isbeginprocess(load,din) isbeginif loadevent and load=1then dout=din;end if;-8位鎖存器end process;end architecture art;圖3.4 8位鎖存器3.2.3 測(cè)控電路信號(hào)源library work;library std;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testctl isport(clk:in std_logic; tsten:out std_logic; clr_cnt:out std_logic; load:out std_logic);end entity testctl;architecture art of testctl issignal div2clk:std_logic;beginprocess(clk) isbeginif clkevent and clk=1 then div2clk=not div2clk; end if;end process;process(clk,div2clk) isbeginif clk=0 and div2clk=0 then clr_cnt=1 ;else clr_cnt=0; end if;end process;load=not div2clk;tstenclk,tsten=se,clr_cnt=sc,load=sl);u1: cnt210 port map(clk=fsin,clr=sc,ena=se, cq=sd(3 downto 0),carry_out=s1);u2: cnt210 port map(clk=s1,clr=sc,ena=se, cq=sd(7 downto 4),carry_out=s2);u9: reg8b port map(load=sl,din=sd(7 downto 0),dout=dout);end architecture art;5系統(tǒng)仿真5.1 十進(jìn)制計(jì)數(shù)器仿真圖5.1 十進(jìn)制計(jì)數(shù)器仿真圖時(shí)鐘信號(hào)下降沿計(jì)數(shù),計(jì)數(shù)值從0到9,此為10進(jìn)制數(shù)計(jì)數(shù)器。由圖可知，cq輸出值能從09遞加,完成了10進(jìn)制計(jì)數(shù)功能。5.2 8位鎖存器圖5.2 8位鎖存器仿真圖當(dāng)loda=0，即代表輸出被鎖存，當(dāng)load=1時(shí)，代表輸入轉(zhuǎn)移到輸出。如圖所示，符合要求。5.3 測(cè)控電路信號(hào)源圖5.3 測(cè)控電路信號(hào)源仿真圖測(cè)頻開始前，首先發(fā)出一個(gè)清零信號(hào)clr_cnt，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置0，同時(shí)通過信號(hào)load，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。這是一個(gè)初始化操作。5.4 頂層波形仿真為了驗(yàn)證各個(gè)模塊間相互銜接是否存在問題，可以進(jìn)行頂層的波形仿真。具體方法是：去掉顯示模塊，然后觀察每個(gè)端口的輸出波形。波形圖如下：圖5.4 頂層波形仿真標(biāo)準(zhǔn)頻率信號(hào)從fsin的時(shí)鐘輸入端輸入，設(shè)其頻率為Fs;經(jīng)整形后的被測(cè)信號(hào)從與BZH相似的32位計(jì)數(shù)器TF的時(shí)鐘輸入端TCLK輸入，設(shè)其真實(shí)頻率值為Fxe;被測(cè)頻率為Fs。測(cè)頻原理說明如下：測(cè)頻開始前，首先發(fā)出一個(gè)清零信號(hào)clr_cnt，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置0，同時(shí)通過信號(hào)load，禁止兩個(gè)計(jì)數(shù)器計(jì)數(shù)。這是一個(gè)初始化操作。然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令預(yù)置門控信號(hào)load為高電平，這時(shí)D觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過時(shí)Q端才被置1，與此同時(shí)，將同時(shí)啟動(dòng)計(jì)數(shù)器，進(jìn)入“計(jì)數(shù)允許周期”。在此期間，tsten和load分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)同時(shí)計(jì)數(shù)。當(dāng)Tpr秒后，預(yù)置門信號(hào)被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器仍沒有停止計(jì)數(shù)，一直等到隨后而至的被測(cè)信號(hào)的上升沿到來時(shí)，才通過D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。dout的寬度和發(fā)生的時(shí)間都不會(huì)影響這樣一個(gè)事實(shí)，計(jì)數(shù)使能信號(hào)允許計(jì)數(shù)的周期總是恰好等于待測(cè)信號(hào)fsin的完整周期數(shù)，這正是確保TCLK在任何頻率條件下都能保持恒定精度的關(guān)鍵。而且，CL寬度的改變以及隨機(jī)的出現(xiàn)時(shí)間造成的誤差最多只有BCLK信號(hào)的一個(gè)時(shí)鐘周期，如果BCLK由精確穩(wěn)定的晶體振蕩器（100MHZ）發(fā)出，則任何時(shí)刻的絕對(duì)測(cè)量誤差只有億分之一秒。被測(cè)頻率值為Fx,標(biāo)準(zhǔn)頻率為Fs,設(shè)在一次預(yù)置門時(shí)間Tpr中對(duì)被測(cè)信號(hào)計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為Ns，則下式成立： Fx/Nx=Fs/Ns由此可推得： Fx=(Fs*Nx)/Ns最后通過控制SEL選擇信號(hào)和64位至8位的多路選擇器MUX64-8，將計(jì)數(shù)器讀入dout并按式進(jìn)行計(jì)算和結(jié)果顯示。6.主要儀器與設(shè)備Quartus5.0等軟件7.設(shè)計(jì)總結(jié) 我的心得也就這么多了，總之，不管學(xué)會(huì)的還是學(xué)不會(huì)的的確覺得困難比較多，真是萬事開頭難，不知道如何入手。最后終于做完了有種如釋重負(fù)的感覺。此外，還得出一個(gè)結(jié)論：知識(shí)必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值！有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。 在此要感謝我的指導(dǎo)老師田旺蘭對(duì)我悉心的指導(dǎo)，感謝老師給我的幫助。在設(shè)計(jì)過程中，我通過查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗(yàn)和自學(xué)，并向老師請(qǐng)教等方式，使自己學(xué)到了不少知識(shí)，也經(jīng)歷了不少艱辛，但收獲同樣巨大。在整個(gè)設(shè)計(jì)中我懂得了許多東西，也培養(yǎng)了我獨(dú)立工作的能力，樹立了對(duì)自己工作能力的信心，相信會(huì)對(duì)今后的學(xué)習(xí)工作生活有非常重要的影響。而且大大提高了動(dòng)手的能力，使我充分體會(huì)到了在創(chuàng)造過程中探索的艱難和成功時(shí)的喜悅。雖然這個(gè)設(shè)計(jì)做的也不太好，但是在設(shè)計(jì)過程中所學(xué)到的東西是這次畢業(yè)設(shè)計(jì)的最大收獲和財(cái)富，使我終身受益。通過這次實(shí)踐，我復(fù)習(xí)了大學(xué)三年所學(xué)的很多知識(shí)，熟悉了很多電子集成電路的工作原理及用途，了解了等精度頻率計(jì)的市場(chǎng)的