畢業(yè)設(shè)計（論文）-基于FPGA的函數(shù)信號發(fā)生器的設(shè)計與實現(xiàn)(2).doc

第ix頁 中國石油大學（北京)本科設(shè)計 基于fpga的函數(shù)信號發(fā)生器的設(shè)計與實現(xiàn)摘要 波形發(fā)生器己成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一，代表了信號源的發(fā)展方向。直接數(shù)字頻率合成(dds)是二十世紀七十年代初提出的一種全數(shù)字的頻率合成技術(shù)，其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場可編程門陣列(fpga)具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性，能有效地實現(xiàn)dds技術(shù)，極大的提高函數(shù)發(fā)生器的性能，降低生產(chǎn)成本。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和dds的理論。然后詳盡地敘述了用fpga完成dds模塊的設(shè)計過程，接著分析了整個設(shè)計中應(yīng)處理的問題，根據(jù)設(shè)計原理就功能上進行了劃分，將整個儀器功能劃分為控制模塊、外圍硬件、fpga器件三個部分來實現(xiàn)。最后就這三個部分分別詳細地進行了闡述。 本文利用altera的設(shè)計工具quartush并結(jié)合veii1og一hdl語言，采用硬件編程的方法很好地解決了這一問題。論文最后給出了系統(tǒng)的測量結(jié)果，并對誤差進行了一定分析，結(jié)果表明，可輸出步進為0.01hz，頻率范圍0.olhz一20mhz的正弦波、三角波、鋸齒波、方波，通過實驗結(jié)果表明，本設(shè)計達到了預定的要求，并證明了采用軟硬件結(jié)合，利用fpga技術(shù)實現(xiàn)波形發(fā)生器的方法是可行的。 關(guān)鍵詞:函數(shù)發(fā)生器，直接數(shù)字頻率合成，現(xiàn)場可編程門陣列the design and realize of dds based on fpgaabstract arbitrary waveform generator(awg) is one of the most popular instruments in modern testing domains，which represents the developing direction of signal sources direct digital frequency synthesis(dds) advance dearly in full digital technology for frequency synthesis，its lut method for synthes waveform .adapts togenerate arbitrary waveform field programable gatearray(fpga)has the feature sof iargeseale integration,high working frequency and ean realize lalge memory,50fpgaeaneffeetivelyrealizedds. the of corporation altera ehosen to do the main digitalprocessing work，which based on its large sale and highs peed. the 53c2440mcu ehosenasa control ehip inthisdesign,how to design the fpga chip and theinter faee between the fpga and the control ehip the problem.with the method ofsoftware and hardware programming,the design used the software quartus11 and languageverilog一 hdl solves suceessfully.inthispaper，the prineiple of dds and basis of eda technology introdueed firstly.the problem is the design are analyzed and the whole fun into three parts:masterehip，fpga deviee and peripheral hardware.the three parts are described indetail independently.the disadvantage and thing sneed toadv anceareal solisted.attheend of the dissertation,or asquare wave with in the frequency range from0.01hz to20mhz .planed and the way to use software and hardware programming method and dds technology to realize functional waveform generatoravailable. keywords:dds;fpga;functional waveform generator目 錄第一章 緒論iv1.1背景與意義iv1.2國內(nèi)外動態(tài)v1.2.1波形發(fā)生器的發(fā)展狀況v1.2.2國外波形發(fā)生器產(chǎn)品介紹vii1.3函數(shù)波形發(fā)生器的幾種實現(xiàn)方式vii1.3.1程序控制輸出方式vii1.3.2 dma輸出方式vii1.3.3可變時鐘計數(shù)器尋址方式viii1.3.4直接數(shù)字頻率合成方式viii第二章 直接數(shù)字頻率合成器的原理及性能i2.1頻率合成器簡介i2.1.1頻率合成技術(shù)概述i2.1.2頻率合成器主要指標ii2.2 dds原理iii第三章 基于fpga的dds模塊的實現(xiàn)i3.1現(xiàn)場可編程門陣列(fpga)簡介i3.1.1打開quartus ii軟件并建立工程ii3.1.2 新建block diagram/schematic file并添加模塊電路。iv3.1.3 建立vhdl編程模塊vi3.1.4 生成vector waveform filevii3.3波形發(fā)生器的fpga實現(xiàn)x3.3.1fpga設(shè)計流程xi3.3.2fpga設(shè)計模塊劃分xiii3.3.3時鐘模塊xiii第4章 模塊生成及仿真i4.1 相位累加器模塊i4.2 正弦rom查找表iii4.3 地址變換模塊vi4.4 寄存器（reg）x第五章 系統(tǒng)性能測試與誤差分析i5.1 硬件電路安裝及調(diào)試i5.2 系統(tǒng)性能測試ii第六章 結(jié)論與展望iv參考文獻v第一章 緒論1.1背景與意義 波形發(fā)生器即通常所說的信號發(fā)生器是一種常用的信號源，廣泛應(yīng)用于通信 雷達 測控，電子對抗 以及現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測量工作提供符合嚴格技術(shù)要求的電信號設(shè)備，和示波器、電壓表、頻率計等儀器一樣是最普通、最基本也是應(yīng)用最廣泛的電子儀器之一，幾乎所有電參量的測量都要用到波形發(fā)生器。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測量工作對波形發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標準波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時輸出波形相位連續(xù)等?？梢?，為適應(yīng)現(xiàn)代電子技術(shù)的不斷發(fā)展和市場需求，研究制作高性能的任意波形發(fā)生器 (arbitrarywaveformgenerator，簡稱awg)十分有必要，而且意義重大。一般傳統(tǒng)的信號發(fā)生器都采用諧振法，即用具有頻率選擇性的回路來產(chǎn)生正弦振蕩，獲得所需頻率。這種信號發(fā)生器雖然具有輸出信號頻率范圍寬，結(jié)構(gòu)簡單等優(yōu)點，但輸出波形單一，不能產(chǎn)生任意波形，且頻率穩(wěn)定度和準確度較差，頻率準確度一般在0.5%以下，對于作為精密測量用的信號發(fā)生器，其頻率穩(wěn)定度一般要求達到。 因此傳統(tǒng)的信號發(fā)生器己經(jīng)越來越不能滿足現(xiàn)代電子測量的需要，正逐步退出歷史舞臺。而基于頻率合成技術(shù)制成的信號發(fā)生器，由于可以獲得很高的頻率穩(wěn)定度和精確度，因此發(fā)展非常迅速，尤其是最近隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，其應(yīng)用更是有了質(zhì)的飛躍。 1.2國內(nèi)外動態(tài) 1.2.1波形發(fā)生器的發(fā)展狀況波形發(fā)生器是能夠產(chǎn)生大量的標準信號和用戶定義信號，并保證高精度、高穩(wěn)定性、可重復性和易操作性的電子儀器。函數(shù)波形發(fā)生器具有連續(xù)的相位變換、和頻率穩(wěn)定性等優(yōu)點，不僅可以模擬各種復雜信號，還可對頻率、幅值、相移、波形進行動態(tài)、及時的控制，并能夠與其它儀器進行通訊，組成自動測試系統(tǒng)，因此被廣泛用于自動控制系統(tǒng)、振動激勵、通訊和儀器儀表領(lǐng)域。在70年代前，信號發(fā)生器主要有兩類:正弦波和脈沖波，而函數(shù)發(fā)生器介于兩類之間，能夠提供正弦波、余弦波、方波、三角波、上弦波等幾種常用標準波形，產(chǎn)生其它波形時，需要采用較復雜的電路和機電結(jié)合的方法。這個時期的波形發(fā)生器多采用模擬電子技術(shù)，而且模擬器件構(gòu)成的電路存在著尺寸大、價格貴、功耗大等缺點，并且要產(chǎn)生較為復雜的信號波形，則電路結(jié)構(gòu)非常復雜。同時，主要表現(xiàn)為兩個突出問題，一是通過電位器的調(diào)節(jié)來實現(xiàn)輸出頻率的調(diào)節(jié)，因此很難將頻率調(diào)到某一固定值;二是脈沖的占空比不可調(diào)節(jié)。 在70年代后，微處理器的出現(xiàn)，可以利用處理器、戶了d和d/a，硬件和軟件使波形發(fā)生器的功能擴大，產(chǎn)生更加復雜的波形24。這時期的波形發(fā)生器多以軟件為主，實質(zhì)是采用微處理器對dac的程序控制，就可以得到各種簡單的波形。 90年代末，出現(xiàn)幾種真正高性能、高價格的函數(shù)發(fā)生器26、但是hp公司推出了型號為hp77os的信號模擬裝置系統(tǒng)，它由hp877oa任意波形數(shù)字化和hp1776a波形發(fā)生軟件組成。hp877oa實際上也只能產(chǎn)生8中波形，而且價格昂貴。不久以后，analogic公司推出了型號為data一2020的多波形合成器，leeroy公司生產(chǎn)的型號為9100的任意波形發(fā)生器等。 到了二十一世紀，隨著集成電路技術(shù)的高速發(fā)展，出現(xiàn)了多種工作頻率可過ohz的ons芯片38仁39，同時也推動了函數(shù)波形發(fā)生器的發(fā)展，2003年agilent能夠產(chǎn)生高達50omhz的頻率，采樣的頻率可達 1.25ghz。由上面的產(chǎn)品可以看出，函數(shù)波形發(fā)生器發(fā)展很快近幾年來，國際上波形發(fā)生器技術(shù)發(fā)展主要體現(xiàn)在以下幾個方面: 1.過去由于頻率很低應(yīng)用的范圍比較狹小，輸出波形頻率的提高，使得波形發(fā)生器能應(yīng)用于越來越廣的領(lǐng)域。波形發(fā)生器軟件的開發(fā)正使波形數(shù)據(jù)的輸入變得更加方便和容易。波形發(fā)生器通常允許用一系列的點、直線和固定的函數(shù)段把波形數(shù)據(jù)存入存儲器。同時可以利用一種強有力的數(shù)學方程輸入方式，復雜的波形可以由幾個比較簡單的公式復合成v=f(t)形式的波形方程的數(shù)學表達式產(chǎn)生。從而促進了函數(shù)波形發(fā)生器向任意波形發(fā)生器的發(fā)展，各種計算機語言的飛速發(fā)展也對任意波形發(fā)生器軟件技術(shù)起到了推動作用。目前可以利用可視化編程語言(如 visualbasic，visualc等等)編寫任意波形發(fā)生器的軟面板，這樣允許從計算機顯示屏上輸入任意波形，來實現(xiàn)波形的輸入。 2.與vxi資源結(jié)合。目前，波形發(fā)生器由獨立的臺式儀器和適用于個人計算機的插卡以及新近開發(fā)的vxi模塊。由于vxi總線的逐漸成熟和對測量儀器的高要求，在很多領(lǐng)域需要使用vxi系統(tǒng)測量產(chǎn)生復雜的波形，vxi的系統(tǒng)資源提供了明顯的優(yōu)越性，但由于開發(fā)vxi模塊的周期長，而且需要專門的vxi機箱的配套使用，使得波形發(fā)生器vxi模塊僅限于航空、軍事及國防等大型領(lǐng)域。在民用方面，vxl模塊遠遠不如臺式儀器更為方便。 3.隨著信息技術(shù)蓬勃發(fā)展，臺式儀器在走了一段下坡路之后，又重新繁榮起來。不過現(xiàn)在新的臺式儀器的形態(tài)，和幾年前的己有很大的不同。這些新一代臺式儀器具有多種特性，可以執(zhí)行多種功能。而且外形尺寸與價格，都比過去的類似產(chǎn)品減少了一半。 1.2.2國外波形發(fā)生器產(chǎn)品介紹 早在1978年，由美國wavetek公司和日本東亞電波工業(yè)公司公布了最高取樣頻率為smhz，可以形成256點(存儲長度)波形數(shù)據(jù)，垂直分辨率為sbit，主要用于振動、醫(yī)療、材料等領(lǐng)域的第一代高性能信號源，經(jīng)過將近30年的發(fā)展，伴隨著電子元器件、電路、及生產(chǎn)設(shè)備的高速化、高集成化，波形發(fā)生器的性能有了飛速的提高。變得操作越來越簡單而輸出波形的能力越來越強。波形操作方法的好壞，是由波形發(fā)生器控制軟件質(zhì)量保證的，編輯功能增加的越多，波形形成的操作性越好。以下給出了幾種波形發(fā)生器的性能指標，從中可以看出當今世界上重要電子儀器生產(chǎn)商在波形發(fā)生器上的研制水平。1.3函數(shù)波形發(fā)生器的幾種實現(xiàn)方式 任意波形發(fā)生器得實現(xiàn)方案主要有程序控制輸出、dma輸出、可變時鐘計數(shù)器尋址和直接數(shù)字頻率合成等多種方式。1.3.1程序控制輸出方式 計算機根據(jù)波形的函數(shù)表達式，計算出一系列波形數(shù)據(jù)瞬時值，并定時地逐個傳送給d/a轉(zhuǎn)換器，合成出所需要的波形。這種方式具有電路簡單、實現(xiàn)方便等特點。但數(shù)據(jù)輸出定時不準確，會影響信號的頻率和相位;波形數(shù)據(jù)輸出依靠指令的執(zhí)行來完成，當需要同時輸出多個信號時，相鄰信號通道的輸出存在時間差;受計算機運行速度的限制，輸出信號的頻率較低。 1.3.2 dma輸出方式 dma(direetmemo仃aecess)方式輸出不依賴于程序的執(zhí)行，由dma控制器申請總線控制權(quán)，通過地址總線給出存儲器的地址信號，同時選通存儲器和d/a轉(zhuǎn)換器，在兩者之間建立直接的數(shù)據(jù)通道，使存儲器相應(yīng)單元中的波形數(shù)據(jù)傳送給d/a轉(zhuǎn)換器轉(zhuǎn)換后輸出信號。dma方式輸出信號，可以大大提高信號的數(shù)據(jù)輸出速率。但也存在一些問題，如波形輸出期間，微處理器因為失去了總線控制權(quán)，無法進行其他操作;在一個dma操作中，只能在一個d/a轉(zhuǎn)換器和存儲器之間傳送數(shù)據(jù)，無法實現(xiàn)多通道的信號輸出。1.3.3可變時鐘計數(shù)器尋址方式 采用可變時鐘計數(shù)器尋址波形存儲器表，該方法是一種傳統(tǒng)型任意波形發(fā)生器。原理框圖如圖1一1所示。圖1一1可變時鐘計數(shù)器尋址的任意波形發(fā)生圖中的計數(shù)器實際上是一個地址發(fā)生器，計數(shù)器的觸發(fā)時鐘脈沖由一個頻率可以控制的頻率發(fā)生器產(chǎn)生，通過改變頻率發(fā)生器的頻率設(shè)置值，實現(xiàn)調(diào)整計數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需要的地址信號，波形數(shù)據(jù)依次讀出后送至高速d/a轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形?？梢妭鹘y(tǒng)的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲器表，此方法的優(yōu)點是產(chǎn)生的地址連續(xù)，輸出波形質(zhì)量高。但其取樣時頻率較高，對硬件的要求也較高，而且常需多級分頻或采用高性能的鎖相環(huán)，其中分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。 1.3.4直接數(shù)字頻率合成方式 dos(direetdigitalsynthesizer)9是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了將要輸出波形的數(shù)據(jù)，在控制電路的協(xié)調(diào)控制下，以一定的速率，周而復始地將波形數(shù)據(jù)依次發(fā)送給d/a轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。由于用硬件電路取代了計算機的控制，信號輸出穩(wěn)定度高。如需更新輸出信號，不必改動任何線路和元器件，只需改寫存儲器中的波形數(shù)據(jù)即可。更主要的是，可以將微處理器從信號輸出的負擔中解脫出來。如圖1一2為其工作流程圖。 第2章 直接數(shù)字頻率合成器的原理及性能 第1頁第二章 直接數(shù)字頻率合成器的原理及性能2.1頻率合成器簡介2.1.1頻率合成技術(shù)概述頻率合成器是現(xiàn)代電子系統(tǒng)的重要組成部分，它作為電子系統(tǒng)的“心臟”，在通信、雷達、電子對抗、導航、儀器儀表等許多領(lǐng)域中得到廣泛的應(yīng)用。頻率合成理論早在30年代就開始提出，迄今為止已有70年的發(fā)展歷史。所謂的頻率合成就是將一個高精度和高穩(wěn)定度的標準參考頻率，經(jīng)過混頻、倍頻與分頻等對它進行加、減、乘、除的四則運算，最終產(chǎn)生大量的具有同樣精確度和穩(wěn)定度的頻率源。頻率合成大致經(jīng)歷了三個主要階段:直接頻率合成;采用鎖相技術(shù)的間接頻率合成;直接數(shù)字頻率合成。早期的頻率合成方法稱為直接頻率合成。它利用混頻器、倍頻器、分頻器與帶通濾波器來完成四則運算。直接頻率合成能實現(xiàn)快速頻率變換、幾乎任意高的頻率分辨力、低相位噪聲及很高的輸出頻率。缺點是直接合成由于使用了大量硬設(shè)備如混頻器、倍頻器、分頻器、帶通濾波器等，因而體積大、造價高。此外寄生輸出大這是由于帶通濾波器無法將混頻器產(chǎn)生的無用頻率分量濾盡。而且頻率范圍越寬，寄生分量也就越多。而這些足以抵消其所有優(yōu)點。直接頻率合成技術(shù)的固有缺點在間接頻率合成技術(shù)中得到了很到的改善。間接頻率合成又稱鎖相頻率合成，采用鎖相環(huán)路(pll)技術(shù)對頻率進行四則運算，產(chǎn)生所需頻率。鎖相環(huán)路(pll)是一個能夠跟蹤輸入信號相位的閉環(huán)自動控住系統(tǒng)。早在1932年debellescize提出的同步檢波理論中首次公布發(fā)表了對鎖相環(huán)路的描述。但是由于其復雜的技術(shù)原理直到1947年鎖相環(huán)路才第一次用于電視接收機水平和垂直的同步掃描。它的跟蹤性能及低噪聲性能得到人們的重視得到迅速發(fā)展。它在無線電技術(shù)的各個領(lǐng)域得到了很廣泛的應(yīng)用。但是鎖相頻率合成器也存在一些問題，以致難于滿足合成器多方面的性能要求。主要表現(xiàn)在高頻率分辨率與快速轉(zhuǎn)換頻率之間的矛盾。直接數(shù)字頻率合成即dds，它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。 這種技術(shù)是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號。完成直接數(shù)字頻率合成的辦它是目前最新的產(chǎn)生頻率源的頻率合成技術(shù)。這種技術(shù)是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號。完成直接數(shù)字頻率合成的辦法，或者是用計算機求解一個數(shù)字遞推關(guān)系式。或者是查閱表格上所存儲的波形值。目前用的最多的是查表法。這種合成技術(shù)具有相對帶寬很寬，頻率切換時間短(ns級)，分辨率高(uhz)，相位變化連續(xù)，低相位噪聲和低漂移，數(shù)字調(diào)制功能，可編程及數(shù)字化易于集成，易于調(diào)整等一系列性能指標遠遠超過了傳統(tǒng)頻率合成技術(shù)所能達到的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質(zhì)量的頻率源。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向發(fā)展，性能越來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻率合成器之一。 2.1.2頻率合成器主要指標 信號源的一個重要指標就是能輸出頻率準確可調(diào)的所需信號。一般傳統(tǒng)的信號發(fā)生器采用諧振法，即用具有頻率選擇性的正反饋回路來產(chǎn)生正弦振蕩，獲得所需頻率信號，但難以產(chǎn)生大量的具有同一穩(wěn)定度和準確度的不同頻率。利用頻率合成技術(shù)制成的信號發(fā)生器，通常被稱為頻率合成器。頻率合成器既要產(chǎn)生所需要的頻率，又要獲得純凈的信號。頻率合成器的主要指標如下:1.輸出頻率范圍(fminfmax):指的是輸出的最小頻率和最大頻率之間的變化范圍。2.頻率穩(wěn)定度:指的是輸出頻率在一定時間間隔內(nèi)和標準頻率偏差的數(shù)值，它分長期、短期和瞬時穩(wěn)定度三種。3.頻率分辨率:指的是輸出頻率的最小間隔。4.頻率轉(zhuǎn)換時間:指的是輸出由一種頻率轉(zhuǎn)換成另一頻率的時間。5.頻譜純度:頻譜純度以雜散分量和相位噪聲來衡量，雜散分量為諧波分量和非諧波分量兩種，主要由頻率合成過程中的非線性失真產(chǎn)生，相位噪聲是衡量輸出信號相位抖動大小的參數(shù)。6.調(diào)制性能:指的是頻率合成器是否具有調(diào)幅(am)、調(diào)頻(fm)、調(diào)相(pm)等功能。 2.2 dds原理 dds是一種全數(shù)字的頻率合成方法，其基本結(jié)構(gòu)主要由相位累加器、波形rom、d/a轉(zhuǎn)換器和低通濾波器四個部分構(gòu)成，如圖2一1所示。相位累加器一波形rom一d/a轉(zhuǎn)換器一低通濾波器圖2一 1dds結(jié)構(gòu)原理圖圖2一l中相位累加 器結(jié)構(gòu)如圖2一2所示。圖2一2相位累加器結(jié)構(gòu)圖相位累加器由一個n位的加法器和一個n位的寄存器構(gòu)成，通過把上一個時鐘的累加結(jié)果反饋回加法器的輸入端而實現(xiàn)累加功能。從而使輸出結(jié)果每一個時鐘周期遞增k。這里n為相位累加器的字長，k稱為頻率控制字。波形rom示意圖如圖2一3所示。圖2一3波形rom示意圖 其中相位累加器字長為n，dds控制時鐘頻率為fc，頻率控制字為k。dds直接從“相位”的概念出發(fā)進行頻率合成。相位累加器由加法器與累加寄存器級聯(lián)構(gòu)成。每來一個時鐘脈沖fc，加法器將頻率控制字k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個時鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是dds輸出的信號頻率。 dds的核心就是相位累加器，利用它來產(chǎn)生信號遞增的相位信息，整個dds系統(tǒng)在統(tǒng)一的參考時鐘下工作，每個時鐘周期相位累加器作加法運算一次。加法運算的步進越大，相應(yīng)合成的相位值變化越快，輸出信號的頻率也就越高。對于幅值歸一化的正弦波信號的瞬時幅值完全由瞬時相位來決定，因為。=d叔i)/dt，所以相位變化越快，信號的頻率越高。rom表完成將累加器相位信息轉(zhuǎn)換為幅值信息的功能。再由d/a完成數(shù)字抽樣信號到連續(xù)時域信號的轉(zhuǎn)換，d/a輸出的臺階信號再經(jīng)低通濾波器平滑可以得到精確的連續(xù)正弦信號波形。相位累加器利用nbit二進制加法器的模溢出特性來模擬理想正弦波的2:相位周期。相位累加器輸出和rom輸出可分別理解為理想正弦波相位信號和時域波形的時鐘抽樣。用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可以把存儲在波形存儲器內(nèi)的波形抽樣值(二進制編碼)經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到d/a轉(zhuǎn)換器，d/a轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。假設(shè)，相位累加器字長為n，dds控制時鐘頻率為fc，時鐘周期為tc=1/fc，頻率控制字為k。系統(tǒng)工作時，累加器的單個時鐘周期的增量值為相應(yīng)角頻率 因dds輸出信號是對正弦波的抽樣合成的，所以應(yīng)滿足niqust定理要求，即，也就是要求，根據(jù)頻譜性能要求。當dds相位累加器采用32位字長，時鐘頻率為30mhz時，它的輸出頻率間隔可達到?？梢姡琩ds基于累加器相位控制方式給它帶來了微步進的優(yōu)勢。 dds頻率合成器具有以下優(yōu)點:(1)頻率分辨率高，輸出頻點多，可達zn個頻點(假設(shè)dds相位累加器的字長是n);(2)頻率切換速度快，可達us量級;(3)頻率切換時相位連續(xù);(4)可以輸出寬帶正交信號;(5)輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用;(6)可以產(chǎn)生任意波形;(7)全數(shù)字化實現(xiàn)，偏于集成，體積小，重量輕。 但dds也有比較明顯的缺點:(l)輸出信號的雜散比較大;(2)輸出信號的帶寬受到限制。dds輸出雜散比較大，這是由于信號合成過程中的相位截斷誤差、d/a轉(zhuǎn)換器的截斷誤差和d/a轉(zhuǎn)換器的非線性造成的。當然隨著技術(shù)的發(fā)展，這些問題正在逐步得到解決。如通過增長波形rom的長度也減小相位截斷誤差;通過增加波形rom的字長和d/a轉(zhuǎn)換器的精度以減小d/a量化誤差等。在比較新的dds芯片中普遍都采用了 1zbit的d/a轉(zhuǎn)換器。當然一味靠增加波形rom的深度和字長的方法來減小雜散對性能的提高總是有限的。已有研究在對dds輸出的頻譜做了大量的分析后，總結(jié)出了誤差的領(lǐng)域分布規(guī)律建立了誤差模型，在分析dds頻譜特性的基礎(chǔ)上又提出了一些降低雜散功率的方法;可以通過采樣的方法降低帶內(nèi)誤差功率，可何編程任務(wù)且具有擴展的函數(shù)庫。和c語言一樣，g語言定義了數(shù)據(jù)模型、結(jié)構(gòu)類型和模塊調(diào)用語法規(guī)則等編程語言的基本要素，在功能的完善性和應(yīng)用的靈活性上不比任何高級語言差。g語言還擁有豐富的擴展函數(shù)，為用戶提供了極大的方便。這些擴展函數(shù)主要是關(guān)于數(shù)據(jù)采集、gpib和串行儀器控制，以及數(shù)據(jù)分析、數(shù)據(jù)顯示和數(shù)據(jù)存儲。同時，g語言還包括常用的程序調(diào)試工具，如設(shè)置斷點、單步調(diào)試、數(shù)據(jù)探針和動態(tài)顯示執(zhí)行程序流程等功能。g語言和傳統(tǒng)語言最大的區(qū)別在于編程方式，一般的高級語言采用文本編程，而g語言采用圖形化的編程方式。xv第3章 基于fpga的dds模塊的實現(xiàn) 第頁第3章 基于fpga的dds模塊的實現(xiàn)3.1現(xiàn)場可編程門陣列(fpga)簡介 fpga是英文fieldprogrammablegatearray的縮寫，即現(xiàn)場可編程門陣列，它是在隊l、gal、epld等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(asic)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。fpga采用了邏輯單元數(shù)組 lca(logiccellarray)這樣一個新概念，內(nèi)部包括可配置邏輯模塊 clb(configurablelogiebloek)、輸出/輸入模塊iob(inpu燈 outputbloek)和內(nèi)部聯(lián)機(interconnect)三個部分。fpga的基本特點主要有:(l)采用fpga設(shè)計asic電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (2)fpga可做其他全定制或半定制asic電路的中試樣片。 (3)fpga內(nèi)部有豐富的觸發(fā)器和fo引腳。 (4)fpga是asic電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 (5)fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容。因此，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。fpga具有靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件功能可以像軟件一樣通過編程來修改。在fpga實際應(yīng)用中，設(shè)計的保密和設(shè)計的可升級是十分重要的，用單片機來配置fpga可以很好的解決上述問題。用單片機配置fpga器件時，關(guān)鍵在于產(chǎn)生合適的時序。單片機可選用常用的如mcs51系列、mcs96系列、avr系列等均可。cyclone一ll12)系列fpga主要由輸入輸出單元ioe、掩埋數(shù)組eab、邏輯數(shù)組lab及內(nèi)部聯(lián)機組成。eab是在輸入和輸出埠加有寄存器的ram塊，其容量可靈活變化。所以，eab不僅可以用于內(nèi)存，還可以事先寫入查表值來用它構(gòu)成如乘法器、糾錯邏輯等電路。當用于ram時，eab可配制成多種形式的字寬和容量。altera公司fpga器件cyclone一11系列的組成主要包括:(l)邏輯數(shù)組，由多個邏輯數(shù)組塊 (logicarrayblocks，labs)排列而成，用于實現(xiàn)大部分邏輯功能;(2)在芯片四周分布著可編程的輸入輸出單元 (input/outputelements，ioes)，提供封裝引腳與內(nèi)部邏輯之間的連接接口;(3)豐富的多層互連結(jié)構(gòu)的可編程聯(lián)機;(4)片上的隨機存取塊狀ram;(5)鎖相環(huán)(pll)，用于時鐘的鎖定與同步、能夠?qū)崿F(xiàn)時鐘的倍頻和分頻;(6)高速的硬件乘法器，有助于實現(xiàn)高性能的dsp功能。fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的ram進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成以后，fpga進入工作狀態(tài)。掉電后，fpga恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，fpga能夠反復使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、 prom編程器即可。當需要修改fpga功能時，只需換一片eprom即可。這樣，同一片fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的的電路功能。因此，fpga的使用靈活。fpga的編程技術(shù)。目前有三種基本的fpga編程技術(shù):sram、反熔絲、flash。其中，sram是迄今為止應(yīng)用范圍最廣的架構(gòu)，主要因為它速度快且具有可重編程能力，而反熔絲fpga只具有一次可編程 (onetimeprogrammabfe，otp)能力。基于flash的fpga是fpga領(lǐng)域比較新的技術(shù)，也能提供可重編程功能?；趕ram的fpga器件經(jīng)常帶來一些其他的成本，包括:啟動proms支持安全和保密應(yīng)用的備用電池等等。基于flash和反熔絲的fpga沒有這些隱含成本，因此可保證較低的總系統(tǒng)成本。3.1.1打開quartus ii軟件并建立工程quartus ii 軟件是可編程邏輯器件集成開發(fā)環(huán)境。用于完成波形發(fā)生器的分析綜合、硬件優(yōu)化、適配、配置文件編輯下載以及硬件系統(tǒng)測試等。(1) 打開quartus ii 軟件。(2) filenew project wizard。出現(xiàn)一系列對話框，其他保持默認值。直到如圖2.1 所示將工程取名為“biye”。圖2.1 新建工程路徑、名稱、頂層實體指定對話框（3）在以上步驟上繼續(xù)點擊“next”，直到如圖2.2 所示對話選擇目標器件為cyclone 系列的ep1c6q240c8。接下來其他對話框都默認值即可。繼續(xù)點擊“next”即可完成新建工程的操作。圖2.2 新建工程選擇器件對話框3.1.2 新建block diagram/schematic file并添加模塊電路。（1）在quartus ii軟件里選擇filenew打開新建文件夾對話框，如圖2.3所示，選擇block diagram/schematic file，單擊ok，即建立了一個空的頂層模塊。圖2.3 新建模塊文件夾對話框（2）選擇filesave as為“block 1.bdf”（3）選中新建的block diagram/schematic file，并雙擊block diagram/schematic file，然后選擇所需的模塊，如圖2.4圖2.4 選擇所需的模塊放入block diagram/schematic file就這樣，按照上述步驟，逐個生成所需模塊，放入block diagram/schematic file中。等待最后生成電路。3.1.3 建立vhdl編程模塊（1）在quartus ii軟件里選擇filenew打開新建文件夾對話框，如圖2.5所示，選擇vhdl file，單擊ok，即建立了一個空的vhdl編程模塊。圖2.5 新建vhdl編程模塊文件夾對話框（2）每個vhdl編程模塊保存命名為自己所需的名稱。3.1.4 生成vector waveform file對要生成vwf的vhdl file選擇“file-new”生成vector waveform file。如圖2.6圖2.6 新建vector waveform file新建vector waveform file成功后，選擇“view-utility windows-no1.設(shè)計輸入quart。sh軟件的設(shè)計文件可以來自quart。sh設(shè)計輸入工具或各種工業(yè)標準的eda設(shè)計輸入工具quartush強大的集成功能允許信息在各種應(yīng)用程序間自由交流，設(shè)計者可在一個工程內(nèi)直接從某個設(shè)計文件轉(zhuǎn)換到其他任何設(shè)計文件，而不必理會設(shè)計文件是圖形格式、文本格式，還是波形格式。quartush具有如下的多種設(shè)計輸入方法:原理圖輸入與符號編輯、硬件描述語言、波形設(shè)計輸入、平面圖編輯以及層次設(shè)計輸入。如此眾多的設(shè)計方法幫助設(shè)計者輕松地完成設(shè)計輸入。2.項目處理quartush處理一個設(shè)計時，軟件編譯器讀取設(shè)計文件信息，產(chǎn)生用于器件編程、仿真、定時分析的輸出文件。消息處理器可以自動定位編譯過程中發(fā)現(xiàn)的錯誤，編譯器還可以優(yōu)化設(shè)計文件。項目處理包括以下基本步驟:(1)消息處理器自動定位錯誤;(2)邏輯綜合與試配;(3)定時驅(qū)動編譯;(4)設(shè)計規(guī)則檢查;(5)多器件劃分;本設(shè)計主要采用verilog_hdl語言描述方法。硬件描述語言 hdl(hardwaredeseriptionlanguage)是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。它可以使數(shù)字邏輯電路設(shè)計者利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化(eda)工具進行仿真，自動綜合到門級電路，再利用asic或fpga實現(xiàn)其具體功能。在硬件描述語言出現(xiàn)之前，已經(jīng)有很多成功的軟件設(shè)計語言，比如 :fortran、pascal和c等，為什么不用這些語言描述硬件?因為這些軟件設(shè)計語言較合適描述順序執(zhí)行的程序，卻難以描述硬件的并發(fā)行為;軟件設(shè)計語言中沒有時序概念，難以描述信號間的時序關(guān)系。硬件描述語言自出現(xiàn)起，發(fā)展非常迅速，已經(jīng)成功應(yīng)用在數(shù)字邏輯設(shè)計的各個階段，包括設(shè)計、仿真、驗證、綜合等，它們對設(shè)計自動化起到了極大的推動作用。 veriloghdl語言是硬件描述語言中的一種，它是在 1983年由gat。way designautomation公司的 philmoothy首創(chuàng)。在 1984年一 1985年，moorby設(shè)計出第一個關(guān)于verilog一xl的仿真器， 1986年，他對 veriloghdl的發(fā)展又做出了另一個巨大的貢獻，即提出了用于快速門級仿真的xl算法，使仿真速度有了很大提高。隨著這種仿真器的流行， veriloghdl語言得到迅速發(fā)展。 1989年，cadence公司收購了 oateway公司， veriloghdl語一言成為cadenee公司的私有財產(chǎn)。由于verilog私有性，妨礙了使用者之間的交流與共享，為與vhdl語言競爭，1990年，cadenee公司決定公開 veriloghdl語一言。基于 veriloghdl的優(yōu)越性，ieee于 1995年制定了 veriloghdl的ieee標準，即veriloghdl1364一1995。采用verilog語言設(shè)計的優(yōu)點有以下幾點:(l)作為一種通用的硬件描述語言，verilog易學易用，因為在語法上它與c語一言非常類似，有c語言編程經(jīng)驗的人很容易發(fā)現(xiàn)這一點。(2)同一個設(shè)計，verilog語一言允許設(shè)計者在不同層次上進行抽象。verilog語言中提供開關(guān)級、門級、rtl級和行為級支持，一個設(shè)計可以先用行為級語法描述它的算法，仿真通過后，再用rtl級描述，得到可綜合的代碼。(3)verilog語言支持廣泛，基本上所有流行的綜合器、仿真器都支持verilog。(4)所有的后端生產(chǎn)廠商都提供verilog的庫支持，這樣在制造芯片時，可以有更多的選擇。(5)能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次，模塊的規(guī)模可以是任意的，語言對此沒有任何限制。(6)veriloghdl語言的描述能力可以通過使用編程語言接口(pli)機制進一步擴展。pli允許外部函數(shù)訪問verilog模塊內(nèi)部信息、允許設(shè)計者通過軟件程序與仿真器進行交互。(7)verilog語言對仿真提供強大的支持，雖然現(xiàn)在出現(xiàn)了專門的用于驗證的語言，但用verilog語一言直接對設(shè)計進行測試任然是大部分工程師的首選。大基于verilog的fpga的設(shè)計有兩種方法:自頂向上(top一down)和自低向上(bottom一up)。圖3一l為基于verilog的fpga的設(shè)計流程示意圖。對于簡單的只有邏輯設(shè)計的系統(tǒng)，可以不需要虛線所示的步驟;若對于一些很復雜的系統(tǒng)，如視頻編解碼芯片，則還需在系統(tǒng)設(shè)計規(guī)范完成后開發(fā)行為級模型，并進行仿真，檢查是否能滿足系統(tǒng)需求。 3.3波形發(fā)生器的fpga實現(xiàn)早期的dds系統(tǒng)使用分離的數(shù)字器件搭接，隨著整個電路系統(tǒng)運行頻率的升高，采用分離器件構(gòu)建的dds電路有其自身無法克服的缺點，主要表現(xiàn)在電磁兼容和系統(tǒng)工作頻率上。后來出現(xiàn)的專用dds芯片極大的推動了dds技術(shù)的發(fā)展，但專用dds芯片價格昂貴，且無法實現(xiàn)任意波形輸出，近來，cpld及fpga的發(fā)展為實現(xiàn)dds提供了更好的技術(shù)手段。fpga的應(yīng)用不僅使得數(shù)字電路系統(tǒng)的設(shè)計非常方便，并且還大大縮短了系統(tǒng)研制的周期，縮小了數(shù)字電路系統(tǒng)的體積和所用芯片的品種。而且它的時鐘頻率已可達到幾百兆赫茲，加上它的靈活性和高可靠性，非常適合用于實現(xiàn)波形發(fā)生器的數(shù)字電路部分。用fpga設(shè)計dds電路比采用專用dds芯片更為靈活。因為，只要改變fpga中的rom數(shù)據(jù)，dds就可以產(chǎn)生任意波形，因而具有相當大的靈活性。相比之下fpga的功能完全取決于設(shè)計需求，可以復雜也可以簡單，而且fpga芯片還支持在系統(tǒng)現(xiàn)場升級，雖然在精度和速度上略有不足，但也能基本滿足絕大多數(shù)系統(tǒng)的使用要求。另外，將dds設(shè)計嵌入到fpga芯片所構(gòu)成的系統(tǒng)中，其系統(tǒng)成本并不會增加多少，而購買專用芯片的價格則是前者的很多倍。因此，采用fpga來設(shè)計dds系統(tǒng)具有很高的性價比。用fpga可以非常方便的實現(xiàn)dds系統(tǒng)的數(shù)字電路環(huán)節(jié)，且可現(xiàn)場編程進行電路的修改。在dds系統(tǒng)中，fpga的主要完成:(l)保存頻率字;(2)保存相位字;(3)構(gòu)成相位累加器，產(chǎn)生波形ram的地址;(4)形成波形ram。大 3.3.1fpga設(shè)計流程圖3一 2fpga設(shè)計框圖fpga的主要功能是:(l)產(chǎn)生與53c2440的接口電路，使其能夠接受arm處理器控制信號;(2)保存頻率字，并構(gòu)成相位累加器，產(chǎn)生與主時鐘相同頻率的ram尋址字;(3)用內(nèi)部的存儲塊構(gòu)成存放多種波形數(shù)據(jù)的rom，并通過相應(yīng)的控制線進行選擇;(4)構(gòu)造出兩個多波形選擇輸出的輸出通道，其中的一路通道可具備移相功能;(5)用內(nèi)部的pll倍頻外部低頻晶振源，并輸出與主時鐘同頻的時鐘，驅(qū)動片外高速d/a。該系統(tǒng)可實現(xiàn)常規(guī)固定波形輸出和任意波形輸出。其中相位累加器是一個帶有累加功能的犯位加法器，它以設(shè)定的頻率控制字k作為步長來進行加法運算，當其和滿時清零，并進行重新運算。相位寄存器是一個8位寄存器，它接受arm處理器發(fā)送來的相位控制字數(shù)據(jù)并進行寄存，當下一個時鐘到來時，輸入寄存的數(shù)據(jù)，對輸出波形的頻率和相位進行控制。波形查找表rom及ram是dds的關(guān)鍵部分，設(shè)計時首先需對時域波形進行采樣，將采樣的波形數(shù)據(jù)儲存到波形查找表rom及ram中，每一位地址對應(yīng)一個波形點的數(shù)值，任意波形數(shù)據(jù)寄存器接受arm處理器送來的任意波形數(shù)據(jù)數(shù)據(jù)。整個系統(tǒng)各模塊是在同步時鐘信號clk的控制下協(xié)調(diào)工作的。3.3.2fpga設(shè)計模塊劃分圖3一 3fpga設(shè)計模塊流程圖整個設(shè)計有一個頂層模塊，按照功能要求劃分成三個功能模塊，其中第二個模塊是dds核心模塊，比較復雜，又劃分成6個模塊。如圖3一3所示:任意波形發(fā)生器的fpga的電路設(shè)計主要是用fpga設(shè)計dds的核心部分即相位加法器、控制字輸入寄存器、流水線累加器，波形查找表、任意波形數(shù)據(jù)寄存器。3.3.3時鐘模塊圖3一4時鐘倍頻模塊根據(jù)耐奎斯特采樣定理要得到輸出頻率為20mhz的信號，其所輸入的信號時鐘頻率必須達50mhz以上。采樣頻率越高，輸出波形的平坦度越好，同時大波形的的采樣點數(shù)也越多，那么獲得的波形質(zhì)量也就越好。本設(shè)計中的dds模塊是一高速模塊，所以對系統(tǒng)時鐘就有很高的要求，不僅需要有較高的頻率，而且還要有非常高的穩(wěn)定性，如果在fpga的時鐘端直接加一高頻晶振，不僅時鐘不穩(wěn)定，而且功耗大，費用高，在本設(shè)計中，直接調(diào)用altera公司的pll核，在fpga時鐘端只需加一低頻晶振，通過fpga內(nèi)部pll倍頻達到系統(tǒng)時鐘要求。圖3一4為用 megawizardplug一 inmanager生成的pll的實例圖，圖中輸入端，外接系統(tǒng)時鐘，兩個輸出端，一個是內(nèi)部dds的系統(tǒng)時鐘，另一個為數(shù)模轉(zhuǎn)換的控制時鐘，兩個時鐘都是都一個pll產(chǎn)生的，所以，輸出的時鐘相位偏移在允許范圍內(nèi)。間的通信。在通信距離上，如果通信速率低于20kps,rs-232c直接連接的最大物理距離為15m。pc機與單片機可以采用最簡單的連接方式:只使用txd、rx