南京理工大學1隊

南京理工大學1隊,第三屆龍芯杯系統(tǒng)能力培養(yǎng)大賽,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,e7d195523061f1c02e66e4f24090f95771f2a25398b4c6a397210DEF3B34B42E7CAE3753A3E55670C5C5B393DCCD8D49F265F3A29442F2D10D421F974AABEA3384308323DA72972389F1817D14B0E600743FE404E944E728C7C05FBDA91ECF8BA9458BB317DAF71F426278CDBF45735D17D9168573546D7149FE2580E692492728B4DA1D5BAC5B914A38CB9177F128D2,目 錄,CONTENTS,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,1,CPU架構(gòu)簡介,01,CPU架構(gòu)簡介 CPU Architecture,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,經(jīng)典五級流水線 AXI總線 實現(xiàn)MIPS release1 指令集 L1指令Cache L1數(shù)據(jù)Cache 主頻最高89MHz IPC比值27.806,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,2,設計亮點,02,(3) 乘除法器設計,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足與展望,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,乘法器,*,02,(3) 乘除法器設計,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足與展望,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,乘法器,串行乘法器 陣列乘法器 流水線乘法器,Log32=5 cycle time,02,(3) 乘除法器設計,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足與展望,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,除法器,普通的不恢復余數(shù)除法每次迭代移動一位被除數(shù)，商值在01范圍內(nèi)選取，32位除法運算需要32個時鐘周期。 基-16除法運算每次迭代4位被除數(shù)，商值就在0F范圍內(nèi)進行選擇，通過判斷部分余數(shù)與除數(shù)各倍數(shù)之差，得到商值和下一次迭代所需的部分余數(shù)，需要10個時鐘周期。,32/4 =8 cycle time,(1) I-Cache設計,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,8KB,20,6,6,狀態(tài)機： FETCH UNCACHE UNCACHE_UP REFILL,(1) I-Cache設計,擇優(yōu)選擇最終方案,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,(2) D-Cache設計,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,偽LRU替換策略,02,(2) D-Cache設計,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足與展望,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,Cache_ram,Cache_ctrl,Write_cache,EXE,MEM,WB,D-Cache流水線,02,(2) D-Cache設計,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足與展望,02,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,Store buffer 和 Miss buffer,Store buffer 在MEM階段產(chǎn)生寫命中時，將數(shù)據(jù)寫入store buffer,然后在WB階段根據(jù)store buffer中的值和相關(guān)控制信號將數(shù)據(jù)寫入D-cache中。后續(xù)落在store buffer地址范圍內(nèi)的load可以從store buffer中取回最新的值，不會阻塞流水線。 Miss buffer 在MEM階段產(chǎn)生寫不命中的時候，直接將數(shù)據(jù)寫入miss buffer中，不暫停流水線， 后續(xù)從內(nèi)存讀出的替換數(shù)據(jù)直接寫到miss buffer中，然后在WB階段將miss buffer中的值寫入D-cache中。后續(xù)落在miss buffer地址范圍內(nèi)的load和store可以直接對miss buffer進行讀寫操作，不會阻塞流水線。,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,3,SOC搭建,SOC搭建,03,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,SOC搭建,03,CPU架構(gòu)簡介,設計亮點,SOC搭建,不足之處,通過串口實現(xiàn)虛擬機械臂控制，通過4x4鍵盤實現(xiàn)自主控制，具有實際意義。,e7d195523061f1c060910eeaeeff1464599dc3392e14be42F6605DBF3376AA578EAD49A2F34CDE9F8BA873D9FC4305B94F8C98BE913D0BB55B77B4982D855D57316D9666CF50C0C1F882EEA92AB650391898752DC0F28C027E30AABBE39009D367F52CF2EB08CFD5B7F9FB4301E8C18380EF535FE4A4CCCE7A68EA8B854FFF693052B82C6FF16E3D,4,不足之處,不足之處,04,CPU架構(gòu)簡介,設計亮點,S