BBU時(shí)鐘同步方案.doc

1.1 目前BBU采用的時(shí)鐘同步方案在NodeB 的BBU時(shí)鐘同步方案應(yīng)用中，目前產(chǎn)品中采用方案如下：圖 1目前BBU時(shí)鐘同步方案關(guān)鍵需求：1. 頻率同步要求：0.05ppm2. 相位同步要求：1.5us基本原理：通過(guò)使用GPS等穩(wěn)定特性好的時(shí)鐘源來(lái)校準(zhǔn)精度較高的本地時(shí)鐘，可以將GPS的長(zhǎng)期穩(wěn)定特性與本地時(shí)鐘晶振的短期穩(wěn)定特性很好的結(jié)合起來(lái)，為整個(gè)系統(tǒng)提供可靠的系統(tǒng)時(shí)間和工作時(shí)鐘，保證系統(tǒng)的頻率同步和相位同步要求。組成：頻率合成：本方案中頻率合成指的是將OCXO輸出的10MHZ的時(shí)鐘進(jìn)行變頻，轉(zhuǎn)換成系統(tǒng)時(shí)鐘（目前系統(tǒng)時(shí)鐘頻率為20.48MHZ），這部分功能是采用專用的數(shù)字頻率合成芯片DDS（AD9851）來(lái)完成的；方案中共用到了兩路DDS，其中的一路頻率合成電路（DDS1）的輸出（20.48MHz）作為同步算法的高頻參考時(shí)鐘輸入到FPGA，在FPGA內(nèi)部經(jīng)過(guò)DCM模塊變成高頻時(shí)鐘（200MHz左右）；另一路頻率合成電路（DDS2）的輸出（20.48MHz）經(jīng)過(guò)驅(qū)動(dòng)電路后輸出到背板提供給各個(gè)單板使用，由于輸出到背板的時(shí)鐘需要實(shí)時(shí)跟蹤主用板輸出時(shí)鐘的相位，所以會(huì)實(shí)時(shí)調(diào)節(jié)這一路AD9851（DDS2）輸出信號(hào)的相位。而另一路AD9851（DDS1）的輸出相位不作任何調(diào)整，這樣就保證了同步算法的正確性。OCXO的頻率調(diào)整電路：OCXO的輸出頻率會(huì)受環(huán)境溫度、負(fù)載、電源的影響，而且OCXO自身也會(huì)老化。為了保證OCXO輸出時(shí)鐘的精度需要根據(jù)實(shí)際情況調(diào)整OCXO的輸出頻率。OCXO有時(shí)鐘頻率調(diào)整端，此管腳的電壓值將直接控制OCXO的輸出頻率。 DA變換在本板中的作用是產(chǎn)生OCXO的頻率控制電壓，CPU經(jīng)過(guò)時(shí)鐘算法處理后推算出OCXO的頻率與GPS的時(shí)鐘相比的誤差，結(jié)合OCXO的頻率調(diào)整范圍以及預(yù)計(jì)調(diào)整的頻率值，推算出應(yīng)該設(shè)定的頻率控制電壓；知道了OCXO的頻率控制電壓后，再結(jié)合DA轉(zhuǎn)換器的工作范圍，就可以推算出DA轉(zhuǎn)換器要設(shè)定的數(shù)字量。FPGA： DDS2輸出的20.48MHZ時(shí)鐘信號(hào)通過(guò)分頻產(chǎn)生PP2S信號(hào)。記錄1pps間的204.8Mhz時(shí)鐘頻率誤差以及1pps和PP2S的相位差提供給CPU完成時(shí)鐘同步算法。配置DA、DDS。CPU：完成時(shí)鐘同步算法。時(shí)鐘同步模塊類似鎖相環(huán)，同步算法相當(dāng)于鑒相器（部分）和低通濾波器。同步算法根據(jù)時(shí)鐘參考源鎖定狀態(tài)下提供的1PPS信號(hào)來(lái)調(diào)整本板時(shí)鐘（通常為壓控恒溫晶振OCXO），使得本板輸出的PP2S信號(hào)的頻率滿足要求，且相位與1PPS相位嚴(yán)格對(duì)齊。GPS接收機(jī)：提供基站系統(tǒng)同步所需的時(shí)間；提供1pps作為時(shí)鐘同步的常穩(wěn)參考源。方案優(yōu)點(diǎn)：設(shè)計(jì)思路簡(jiǎn)單，通過(guò)CPU和FPGA共同來(lái)完成時(shí)鐘同步算法，不僅實(shí)現(xiàn)了對(duì)頻率的校準(zhǔn)同時(shí)保證相位同步，時(shí)鐘同步算法自主開(kāi)發(fā)，可維護(hù)性強(qiáng)。方案缺點(diǎn)：受OCXO的頻率調(diào)整范圍限制。由于需要對(duì)OCXO進(jìn)行頻率調(diào)整，一旦OCXO的頻率調(diào)整范圍超出了時(shí)鐘同步算法設(shè)定的頻率調(diào)整范圍，將無(wú)法進(jìn)行頻率校準(zhǔn)，必須更換OCXO。設(shè)計(jì)難點(diǎn)：時(shí)鐘同步算法是本方案的設(shè)計(jì)難點(diǎn)，特別是失鎖后的保持算法。1.2 基于AD9548的時(shí)鐘同步方案基于AD9548的時(shí)鐘同步方案框圖如下：圖 2基于AD9548的時(shí)鐘同步方案關(guān)鍵需求：1. 頻率同步要求：0.05ppm2. 相位同步要求：1.5us基本原理：GPS等穩(wěn)定特性好的時(shí)鐘源作為數(shù)字鎖相環(huán)的參考源，數(shù)字鎖相環(huán)來(lái)產(chǎn)生校準(zhǔn)后的高精度的系統(tǒng)時(shí)鐘，通過(guò)系統(tǒng)時(shí)鐘分頻產(chǎn)生與1PPS同步的PP2S，從而保證系統(tǒng)的頻率同步和相位同步要求。組成：AD9548內(nèi)部的DPLL完成對(duì)同步參考的鎖定并輸出20.48MHz的系統(tǒng)時(shí)鐘，系統(tǒng)同步信號(hào)PP2S由CPLD來(lái)產(chǎn)生。該方案中CPU僅對(duì)AD9548的配置，不需要完成時(shí)鐘同步的算法，節(jié)省了CPU的資源開(kāi)銷。另外FPGA關(guān)于時(shí)鐘算法部分的功能也可以省略，由AD9548來(lái)實(shí)現(xiàn)，這樣方案中也去掉了FPGA。同時(shí)也不需要DDS電路、DA電路。數(shù)字鎖相環(huán)：ADI公司新推出的一款數(shù)字時(shí)鐘鎖相環(huán)芯片AD9548，該器件能夠產(chǎn)生與外部輸入?yún)⒖纪降臅r(shí)鐘。特點(diǎn)如下：1. 支持多個(gè)外部輸入?yún)⒖荚?，能夠?qū)崿F(xiàn)多個(gè)參考源的無(wú)縫切換。該特性有利于現(xiàn)在BBU產(chǎn)品中支持多種時(shí)鐘參考源（GPS、北斗、1588）間的無(wú)縫切換要求的實(shí)現(xiàn)。2. 輸入?yún)⒖荚吹念l率范圍為1Hz到750MHz。該特性滿足我們應(yīng)用中輸入?yún)⒖荚礊?PPS的要求。3. 輸出時(shí)鐘頻率范圍為0到450MHz。4. 支持多路時(shí)鐘輸出，可以是LVDS/LVPECL或單端CMOS。5. 對(duì)參考時(shí)鐘的頻率精度要求低。該特性可以降低對(duì)OCXO的頻率精度的要求，有利于降低成本。6. 支持輸入?yún)⒖荚词фi后進(jìn)入保持模式，保證輸出時(shí)鐘不丟失。7. 集成度高，該芯片內(nèi)部集成了時(shí)鐘倍頻器，參考監(jiān)測(cè)和選擇電路，DPLL，DAC，時(shí)鐘分配電路及配置電路等。其外圍電路比較簡(jiǎn)單。這大大減少了成本并縮小了板卡體積。圖 3 AD9548的功能框圖方案優(yōu)點(diǎn)：集成度高，可以減少DDS、DA等相關(guān)電路，降低系統(tǒng)器件成本，減少板卡體積。由于OCXO僅是AD9548的參考時(shí)鐘，不需要進(jìn)行頻率調(diào)節(jié)，因此不受OCXO頻率調(diào)整范圍的影響，降低了對(duì)OCXO的要求。方案缺點(diǎn)：由于AD9548剛推出不久，測(cè)試中仍能發(fā)現(xiàn)一些bug，AD9548仍在改進(jìn)中。一旦AD9548出現(xiàn)某些無(wú)法規(guī)避的問(wèn)題，只能等待廠商解決，可維護(hù)性差。設(shè)計(jì)難點(diǎn)：1. 配置DPLL（AD9548）合適參數(shù)保證其穩(wěn)定工作。