2016EDA實(shí)驗(yàn)報(bào)告D觸發(fā)器的設(shè)計(jì).doc

電子系統(tǒng)設(shè)計(jì)基礎(chǔ)ALTERA FPGA設(shè)計(jì)之帶復(fù)位的D觸發(fā)器_基本實(shí)驗(yàn)Quartus II 13.0 SP1 + Modelsim SE-64 10.2c + Cyclone【】為必須填寫(xiě)。姓名學(xué)號(hào)】實(shí)驗(yàn)?zāi)康模?、 熟悉VHDL觸發(fā)器的設(shè)計(jì)；2、 了解FPGA基本結(jié)構(gòu)中的觸發(fā)器。3、 熟悉VHDL test bench(測(cè)試平臺(tái)/測(cè)試激勵(lì))的設(shè)計(jì)；4、 熟練掌握Altera FPGA的開(kāi)發(fā)環(huán)境、設(shè)計(jì)步驟和流程。實(shí)驗(yàn)形式：邊做實(shí)驗(yàn)邊寫(xiě)實(shí)驗(yàn)報(bào)告，實(shí)驗(yàn)完成后即提交實(shí)驗(yàn)報(bào)告?！久枋鰧?shí)驗(yàn)中的設(shè)計(jì)】用 IF 語(yǔ)句設(shè)計(jì) D 觸發(fā)器， 實(shí)現(xiàn)帶復(fù)位功能的 D觸發(fā)器?！緦?shí)驗(yàn)中設(shè)計(jì)實(shí)現(xiàn)的HDL代碼】library ieee;use ieee.std_logic_1164.all;entity exp1 is port(R:in std_logic; clk:in std_logic; D:in std_logic; Q:out std_logic; Q0:out std_logic); end exp1; architecture arch_exp1 of exp1 is signal a:std_logic; begin process(clk,R) begin if(clkevent and clk=1)then if(R=0)then a=0; else a=D; end if; end if;end process;Q=a; Q0R,clk=clk,D=D,Q=Q,Q0=Q0); processbeginR =0;D =0;wait for 10 ns;R =0;D =1;wait for 10 ns;R =1;D =0;wait for 10 ns;R =1;D =1;wait for 10 ns;R =1;D =0;wait;end process;clk_stimulus:processbeginclk =0;wait for 4 ns;clk =1;wait for 4 ns;end process clk_stimulus;end arch_Etb;【實(shí)驗(yàn)中設(shè)計(jì)的功能仿真結(jié)果及分析】功能仿真結(jié)果分析： 從上圖中的仿真結(jié)果可以看出， 0 ns20ns 輸入 R為低電平0，4 ns時(shí)，clk遇到上升沿，電路復(fù)位； 20ns以后輸入R為高電平1；30ns40ns， 輸入D 為高電平1， 36ns時(shí)，clk為上升沿，輸出Q置為D即高電平1，輸出Q0置為D的非即低電平0。 功能仿真結(jié)果正好驗(yàn)證了我們?cè)O(shè)計(jì)的帶復(fù)位功能的D觸發(fā)器是正確的?！緦?shí)驗(yàn)中設(shè)計(jì)的時(shí)序仿真結(jié)果及分析】（注意建立時(shí)間和保持時(shí)間）時(shí)序仿真結(jié)果分析：從上圖中的仿真結(jié)果可以看出， 0 ns20ns 輸入 R為低電平0，4 ns時(shí)，clk遇到上升沿，電路復(fù)位延遲到7.6ns才發(fā)生； 20ns以后輸入R為高電平1；30ns40ns， 輸入D 為高電平1， 36ns時(shí)，clk為上升沿，輸出Q置為D即高電平1，輸出Q0置為D的非即低電平0，二者都延時(shí)到48ns才發(fā)生。時(shí)序仿真結(jié)果同樣驗(yàn)證了我們?cè)O(shè)計(jì)的帶復(fù)位功能的D觸發(fā)器是正確的。【實(shí)驗(yàn)中設(shè)計(jì)的RTL級(jí)電路結(jié)構(gòu)及分析】只含有一個(gè)觸發(fā)器，R作為復(fù)位信號(hào)，clk 上升沿觸發(fā)?！緦?shí)驗(yàn)中設(shè)計(jì)的硬件驗(yàn)證結(jié)果及分析】R和D設(shè)置為K1,K2，Q和Q0設(shè)置為L(zhǎng)1，L2，時(shí)鐘信號(hào)由單步時(shí)鐘輸入B18:Step控制。經(jīng)驗(yàn)證硬件電路滿足上述表格關(guān)系，實(shí)驗(yàn)成功?！玖谐鰧?shí)驗(yàn)中遇到的問(wèn)題及解決情況】1、 開(kāi)始時(shí)編程得到的RTL電路中含有兩個(gè)觸發(fā)器，是因?yàn)榇a為“Q=D,Q0=not D“，老師要求不能用inout端口，故改用signal，將信號(hào)量賦值給D，“Q=a,Q0=not a”，問(wèn)題解決。2、 功能仿真中Q和Q0的輸出總是慢半個(gè)周期，幾乎可以看做是下降沿觸發(fā)，經(jīng)老師提醒，發(fā)現(xiàn)自己在信號(hào)量復(fù)制給輸出量是代碼位置有誤，應(yīng)放在end process之后，僅僅放在end if之后仍會(huì)影響輸出?！緦?shí)驗(yàn)總結(jié)】這次實(shí)驗(yàn)我做了兩個(gè)晚上，第一次做時(shí)，因?yàn)闆](méi)有找出功能仿真錯(cuò)誤所在，所以決定第二天再來(lái)試一次，最后在老師的幫助下完成了實(shí)驗(yàn)。這次實(shí)驗(yàn)讓