計(jì)算機(jī)組成原理第2章計(jì)算機(jī)的邏輯部件.ppt

第二章計(jì)算機(jī)的邏輯部件 布爾代數(shù)的基礎(chǔ)知識計(jì)算機(jī)中常用的組合邏輯電路時序邏輯電路陣列邏輯電路 2 1布爾代數(shù)的基礎(chǔ)知識 一 布爾代數(shù)的基本概念 計(jì)算機(jī)內(nèi)部的信息都是以二進(jìn)制碼來表示 二進(jìn)制碼有兩種可能的值 1 和 0 如果賦以它們邏輯屬性 那么這種變量就成為邏輯變量 描述邏輯變量關(guān)系的函數(shù)稱為邏輯函數(shù) 實(shí)現(xiàn)邏輯函數(shù)的電路稱為邏輯電路 以代數(shù)形式對邏輯變量和邏輯函數(shù)進(jìn)行描述 分析和運(yùn)算的數(shù)學(xué)工具是邏輯代數(shù) 它是英國的喬治 布爾于1849年提出的 所以也叫布爾代數(shù) 布爾代數(shù)是邏輯電路十分重要的分析和設(shè)計(jì)工具 布爾代數(shù)有三種基本邏輯操作 與 邏輯乘 符號 或 邏輯加 符號 非 求反 符號 與邏輯 或邏輯 非邏輯 Y A B Y Y A B 二 邏輯代數(shù)的公式和定理 2 基本公式 分別令A(yù) 0及A 1代入這些公式 即可證明它們的正確性 1 常量之間的關(guān)系 3 基本定理 利用真值表很容易證明這些公式的正確性 如證明A B B A A B A C AA AB AC BC 分配率A B C AB AC A AB AC BC 等冪率AA A A 1 B C BC 分配率A B C AB AC A BC 0 1率A 1 1 證明分配率 A BC A B A C 證明 4 常用公式 分配率A BC A B A C 0 1率A 1 1 分配率A B C AB AC 0 1率A 1 1 2 2邏輯函數(shù)的化簡 代數(shù)化簡法 P16 代數(shù)化簡法是直接利用布爾代數(shù)的基本公式和規(guī)則進(jìn)行化簡的一種方法 例 化簡邏輯函數(shù)F A B C B C DF AB C BCD AB C BC BCD AB C BC BCD AB C BC AB C卡諾圖化簡法 P17 邏輯函數(shù)的最小項(xiàng)及其性質(zhì) 1 最小項(xiàng) 如果一個函數(shù)的某個乘積項(xiàng)包含了函數(shù)的全部變量 其中每個變量都以原變量或反變量的形式出現(xiàn) 且僅出現(xiàn)一次 則這個乘積項(xiàng)稱為該函數(shù)的一個標(biāo)準(zhǔn)積項(xiàng) 通常稱為最小項(xiàng) 3個變量A B C可組成8個最小項(xiàng) 2 最小項(xiàng)的表示方法 通常用符號mi來表示最小項(xiàng) 下標(biāo)i的確定 把最小項(xiàng)中的原變量記為1 反變量記為0 當(dāng)變量順序確定后 可以按順序排列成一個二進(jìn)制數(shù) 則與這個二進(jìn)制數(shù)相對應(yīng)的十進(jìn)制數(shù) 就是這個最小項(xiàng)的下標(biāo)i 3個變量A B C的8個最小項(xiàng)可以分別表示為 邏輯函數(shù)的最小項(xiàng)表達(dá)式 任何一個邏輯函數(shù)都可以表示成唯一的一組最小項(xiàng)之和 稱為標(biāo)準(zhǔn)與或表達(dá)式 也稱為最小項(xiàng)表達(dá)式 用卡諾圖表示最小項(xiàng)用卡諾圖表示邏輯函數(shù)用卡諾圖化簡邏輯函數(shù)具有隨意項(xiàng)的邏輯函數(shù)的化簡 卡諾圖 例 用卡諾圖化簡 用卡諾圖化簡具有隨意項(xiàng)的邏輯函數(shù) 第一章 用卡諾圖化簡 沒有多余的方塊群 不一定最簡 利用卡諾圖獲得函數(shù)最簡表達(dá)式的步驟如下 1 將邏輯函數(shù)表示在卡諾圖上 2 識別圍圈8方格的組合 如果不能則進(jìn)行 3 3 識別圍圈4方格的組合 如果不能則進(jìn)行 4 4 識別圍圈2方格的組合 5 將不能與任何其它方格組合的一個方格單獨(dú)圍圈 6 將各圍圈組成的與項(xiàng)進(jìn)行相加 2 3邏輯門的實(shí)現(xiàn) 任何復(fù)雜的邏輯運(yùn)算都可以通過基本邏輯操作 與 或 非 來實(shí)現(xiàn) 實(shí)現(xiàn)這三種基本邏輯操作的電路是三種基本門電路 與 門 或 門 非 門 反相門 P18 圖2 4 給出了各種邏輯門的圖形符號 邏輯門電路的分類 組合邏輯電路不具備記憶功能 任意時刻的輸出信號僅取決于該時刻的輸入信號 而與電路過去的電平狀態(tài)無關(guān) 建立在簡單邏輯門基礎(chǔ)上 可以直接用真值表和邏輯表達(dá)式表示 時序邏輯電路具有記憶功能 電路的輸出不僅取決與當(dāng)時的輸入狀況 而且取決于電路的狀態(tài) 建立在觸發(fā)器的基礎(chǔ)上 如寄存器 計(jì)數(shù)器 第一章 2 4計(jì)算機(jī)中常見的組合邏輯電路 加法器算術(shù)邏輯單元譯碼器多路選擇器 真值表 電路功能描述 設(shè)主裁判為變量A 副裁判分別為B和C 表示成功與否的燈為Y 根據(jù)邏輯要求列出真值表 1 窮舉法 1 2 2 邏輯表達(dá)式 例 用與非門設(shè)計(jì)一個舉重裁判表決電路 設(shè)舉重比賽有3個裁判 一個主裁判和兩個副裁判 杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定 只有當(dāng)兩個或兩個以上裁判判明成功 并且其中有一個為主裁判時 表明成功的燈才亮 3 卡諾圖 最簡與或表達(dá)式 化簡 4 5 邏輯變換 6 邏輯電路圖 3 化簡 4 1 1 1 Y AB AC 5 6 半加器 P19圖2 5 XnYnHn000011101110 全加器 P19圖2 6 串行加法器 超前進(jìn)位加法器 為了提高加法器的工作速度 實(shí)現(xiàn)快速加法運(yùn)算 采用超前進(jìn)位加法器 我們引入進(jìn)位傳遞函數(shù)Pi Xi Yi和進(jìn)位產(chǎn)生函數(shù)Gi XiYiC1 X1Y1 X1 Y1 C0 G1 P1C0C2 X2Y2 X2 Y2 C1 G2 P2C1 G2 P2G1 P2P1C0C3 G3 P3G2 P3P2G1 P3P2P1C0C4 G4 P4G3 P4P3G2 P4P3P2G1 P4P3P2P1C0 加法器的應(yīng)用 1 8421BCD碼轉(zhuǎn)換為余3碼 BCD碼 0011 余3碼 2 二進(jìn)制并行加法 減法器 3 二 十進(jìn)制加法器 修正條件 二 算術(shù)邏輯單元 ALU是一種功能較強(qiáng)的組合電路 它能實(shí)現(xiàn)多種算術(shù)運(yùn)算和邏輯運(yùn)算 ALU的基本組合邏輯結(jié)構(gòu)是超前進(jìn)位加法器 通過改變加法器的Gi和Pi來獲得多種運(yùn)算能力 下面通過介紹國際流行的美國SN74181型四位ALU中規(guī)模集成電路來介紹ALU的原理 SN74181型ALU能執(zhí)行16種算術(shù)運(yùn)算和16種邏輯運(yùn)算 P22圖2 9 用4片74181電路可組成16位ALU 片內(nèi)進(jìn)位是快速的 但片間進(jìn)位是逐片傳遞的 如果把16位ALU中的每四位作為一組 用類似四位超前進(jìn)位加法器 位間快速進(jìn)位 的形成方法來實(shí)現(xiàn)16位ALU 由四片ALU組成 中的 組間快速進(jìn)位 那么就能得到16位位快速ALU 和前面講過的一位的進(jìn)位產(chǎn)生函數(shù)Gi和Pi的定義相似 四位一組的進(jìn)位產(chǎn)生函數(shù)Gn和Pn為 Gn G3 P3G2 P3P2G1 P3P2P1G0Pn P3P2P1P0Gi AiBiPi Ai Bi 譯碼器 譯碼器有n個輸入變量 2n個 或少于2n個 輸出 每個輸出對應(yīng)于n個輸入變量的一個最小項(xiàng) 當(dāng)輸入為某一組合時 對應(yīng)的僅有一個輸出為 0 或?yàn)?1 其余輸出均為 1 或?yàn)?0 譯碼器的用途是把輸入代碼譯成相應(yīng)的控制電位 以實(shí)現(xiàn)代碼所要求的操作 集成二進(jìn)制譯碼器74LS138 A2 A1 A0為二進(jìn)制譯碼輸入端 為譯碼輸出端 低電平有效 G1 為選通控制端 當(dāng)G1 1 時 譯碼器處于工作狀態(tài) 當(dāng)G1 0 時 譯碼器處于禁止?fàn)顟B(tài) 真值表 輸入 自然二進(jìn)制碼 輸出 低電平有效 練習(xí) 設(shè)計(jì)二 十進(jìn)制譯碼器 把二進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路 稱為二 十進(jìn)制譯碼器 二 十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼 BCD碼 輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號 用Y9 Y0表示 真值表 邏輯表達(dá)式 邏輯圖 數(shù)據(jù)選擇器 數(shù)據(jù)選擇器又稱多路開關(guān) 是以 與或 門或 與或非 門為主的電路 它能在選擇信號的作用下 從多個輸入通道中選擇某一個通道的數(shù)據(jù)作為輸出 用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) 數(shù)據(jù)選擇器的主要特點(diǎn) 1 具有標(biāo)準(zhǔn)與或表達(dá)式的形式 即 2 提供了地址變量的全部最小項(xiàng) 3 一般情況下 Di可以當(dāng)作一個變量處理 因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成 所以 利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi 可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù) 基本步驟 確定數(shù)據(jù)選擇器 確定地址變量 2 1 n個地址變量的數(shù)據(jù)選擇器 不需要增加門電路 最多可實(shí)現(xiàn)n 1個變量的函數(shù) 3個變量 選用4選1數(shù)據(jù)選擇器 A1 A A0 B 邏輯函數(shù) 1 選用74LS153 2 74LS153有兩個地址變量 求Di 3 1 公式法 函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式 4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式 比較L和Y 得 3 畫連線圖 4 4 2 5時序邏輯電路 時序邏輯電路不但與當(dāng)前的輸入狀態(tài)有關(guān) 而且還與以前的輸入狀態(tài)有關(guān) 時序電路內(nèi)必須有存儲信息的記憶元件 觸發(fā)器 一 觸發(fā)器 觸發(fā)器種類很多 按時鐘控制方式來分 有電位觸發(fā) 邊沿觸發(fā) 主 從觸發(fā)等方式 按功能分類 有R S型 D型 J K型等功能 同一功能觸發(fā)器可以由不同觸發(fā)方式來實(shí)現(xiàn) 這里將以觸發(fā)方式為線索 介紹幾種常用的觸發(fā)器 基本RS觸發(fā)器 電路組成和邏輯符號 信號輸入端 低電平有效 工作原理 1 0 0 1 01 0 0 1 1 0 10 1 1 1 1 0 11 不變 1 0 0 0 1 1 00 不定 特性表 真值表 現(xiàn)態(tài) 觸發(fā)器接收輸入信號之前的狀態(tài) 也就是觸發(fā)器原來的穩(wěn)定狀態(tài) 次態(tài) 觸發(fā)器接收輸入信號之后所處的新的穩(wěn)定狀態(tài) 次態(tài)Qn 1的卡諾圖 特性方程 觸發(fā)器的特性方程就是觸發(fā)器次態(tài)Qn 1與輸入及現(xiàn)態(tài)Qn之間的邏輯關(guān)系式 1 電位觸發(fā)方式觸發(fā)器 同步RS觸發(fā)器 CP 1時 工作情況與基本RS觸發(fā)器相同 同步D觸發(fā)器 鎖存器 CP 1期間有效 波形圖 EDQQ 的區(qū)域是修改有效區(qū) 邊沿觸發(fā)器 EDSDRDQQ 觸發(fā)上升沿 練習(xí) 設(shè)A為鎖存器 B為D觸發(fā)器 設(shè)輸入信號和觸發(fā)信號關(guān)系如圖 畫出輸出端波形 設(shè)A B原狀態(tài)均為0 輸入數(shù)據(jù) 觸發(fā)信號 主從觸發(fā)器 1 主從RS觸發(fā)器 工作原理 1 接收輸入信號過程CP 1期間 主觸發(fā)器控制門G7 G8打開 接收輸入信號R S 有 從觸發(fā)器控制門G3 G4封鎖 其狀態(tài)保持不變 1 0 0 1 特性方程 2 主 從J K觸發(fā)器 代入主從RS觸發(fā)器的特性方程 即可得到主從JK觸發(fā)器的特性方程 觸發(fā)器的開關(guān)特性 描述觸發(fā)器特性的參數(shù)很多 其中既有描述傳輸延遲的參數(shù) 也有描述各輸入波形寬度要求的參數(shù) 還有描述各輸入波形之間時間配合要求的參數(shù) 如果在使用時不能滿足參數(shù)的要求 那么 電路就不能正常地工作 寄存器和移位寄存器 寄存器是計(jì)算機(jī)的一個重要部件 用于暫存數(shù)據(jù) 指令等 它由觸發(fā)器和一些控制門組成 在寄存器中 常用的是正邊沿觸發(fā)D觸發(fā)器和鎖存器 QQRDDCP 1Q1Q 1D QQRDDCP 2Q2Q 2D QQRDDCP 3Q3Q 3D QQRDDCP 4Q4Q 4D CKRD 在計(jì)算機(jī)中常要求寄存器有移位功能 如在進(jìn)行乘法時 要求將部分積右移 在將并行傳送的數(shù)轉(zhuǎn)換成串行數(shù)時也需移位 有移位功能的寄存器稱為移位寄存器 QQDCP Q4 QQDCP Q3 QQDCP Q2 QQDCP Q1 CK 移位輸出 移位輸入 左移 QQDCP Q4 QQDCP Q3 QQDCP Q2 QQDCP Q1 CK 移位輸出 移位輸入 左移 雙向四位移位寄存器 計(jì)數(shù)器 計(jì)數(shù)器是計(jì)算機(jī) 數(shù)字儀表中常用的一種電路 計(jì)數(shù)器按時鐘作用方式來分 有同步計(jì)數(shù)器和異步計(jì)數(shù)器兩大類 異步計(jì)數(shù)器中 高位觸發(fā)器的時鐘信號是由低一位觸發(fā)器的輸出來提供的 結(jié)構(gòu)簡單 同步計(jì)數(shù)器中 各觸發(fā)器的時鐘信號是由同一脈沖來提供的 因此 各觸發(fā)器是同時翻轉(zhuǎn)的 它的工作頻率比異步計(jì)數(shù)器高 但結(jié)構(gòu)較復(fù)雜 計(jì)數(shù)器按計(jì)數(shù)順序來分 有二進(jìn)制 十進(jìn)制兩大類 在計(jì)算機(jī)中較少使用異步計(jì)數(shù)器 這里著重介紹有并行輸入數(shù)據(jù)功能的正向同步十進(jìn)制計(jì)數(shù)器 用J一K觸發(fā)器構(gòu)成的同步十進(jìn)制集成化計(jì)數(shù)器 同步計(jì)數(shù)器是采用快速進(jìn)位方式來計(jì)數(shù)的 觸發(fā)器及實(shí)現(xiàn)快速進(jìn)位的邏輯電路是它的核心 當(dāng)前狀態(tài)用Q表示 下一個狀態(tài)用Q 表示 由于計(jì)數(shù)器只有保持和計(jì)數(shù)兩種狀態(tài) 所以J K 0是保持 J K 1是計(jì)數(shù)設(shè)JA KA A JB KB B JC KC C JD KD D 紅色 B綠色 C藍(lán)色 D QBQA QDQC 00011110 00011110 D QBQA QDQC 00011110 00011110 C QBQA QDQC 00011110 00011110 B QBQA QDQC 00011110 00011110 A JD KD QDQA QCQBQA JC KC QBQA JB KB QDQA JA KA 1 J K觸發(fā)器組成的十進(jìn)制計(jì)數(shù)器 1 CK 2 6陣列邏輯電路 讀 寫存儲器 randomaccessmemory 簡稱RAM 只讀存儲器 readonlymemory 簡稱ROM 可編程序邏輯陣列 programmablelogicarray 簡稱PLA 可編程序陣列邏輯 programmablearraylogic 簡稱PAL 通用陣列邏輯 generalarraylogic 簡稱GAL 門陣列 gatearray 簡稱GA 宏單元陣列 macrocellarray 簡稱MA 只讀存儲器 ROM ROM主要由地址譯碼器和存儲單元體組成 ROM的工作原理 地址譯碼器根據(jù)輸入地址選擇某條輸出 稱字線 由它再去驅(qū)動該字線的各位線 以便讀出字線上各存儲單元所儲存的代碼 存儲容量 字線數(shù) 位線數(shù) 2n b 位 4 4位ROM 地址譯碼器 存儲體 A1 0A0 0 W0 1 W1 0 W2 0 W3 0 D3 1 D1 1 D0 1 D2 0 A1 0A0 1 W0 0 W1 1 W2 0 W3 0 D3 0 D1 0 D0 1 D2 1 A1 1A0 0 W0 0 W1 0 W2 1 W3 0 D3 1 D1 0 D0 0 D2 1 A1 1A0 1 W0 0 W1 0 W2 0 W3 1 D3 0 D1 1 D0 1 D2 1 ROM的簡化畫法 地址譯碼器產(chǎn)生了輸入變量的全部最小項(xiàng) 存儲體實(shí)現(xiàn)了有關(guān)最小項(xiàng)的或運(yùn)算 與陣列固定 或陣列可編程 連接 斷開 ROM的應(yīng)用