EDA技術(shù)試題庫.docVIP

EDA試題庫建設(shè)70%基礎(chǔ)題，20%中檔題，10%提高題（試題容量：20套試卷，其中每套試題填空題10空（每空2分），選擇題10題（每題2分），簡答題4題（每題5分），分析題2題（每題10分），設(shè)計題2題（每題10分）?；A(chǔ)題部分填空題（140空）1一般把EDA技術(shù)的發(fā)展分為（CAD）、（CAE）和（EDA）三個階段。 2EDA設(shè)計流程包括 （設(shè)計準(zhǔn)備） 、（設(shè)計輸入）、 （設(shè)計處理） 和（器件編程） 四個步驟。 3時序仿真是在設(shè)計輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時序關(guān)系仿真,因此又稱為 （功能仿真）。 4VHDL的數(shù)據(jù)對象包括 （變量） 、（常量） 和 （信號），它們是用來存放各種類型數(shù)據(jù)的容器。 5圖形文件設(shè)計結(jié)束后一定要通過（仿真），檢查設(shè)計文件是否正確。 6以EDA方式設(shè)計實現(xiàn)的電路設(shè)計文件，最終可以編程下載到（FPGA）或者（CPLD）芯片中，完成硬件設(shè)計和驗證。 7MAX+PLUS的文本文件類型是（.VHD） 。 8在PC上利用VHDL進(jìn)行項目設(shè)計，不允許在（根目錄）下進(jìn)行，必須在根目錄為設(shè)計建立一個工程目錄。 9VHDL源程序的文件名應(yīng)與（實體名）相同，否則無法通過編譯。10.常用 EDA 的設(shè)計輸入方式包括（文本輸入方式）、（圖形輸入方式）、（波形輸入方式） 。 11.在 VHDL 程序中，（實體）和（結(jié)構(gòu)體）是兩個必須的基本部分。 12.將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為 （HDL 綜合器）。 13、VHDL 的數(shù)據(jù)對象分為（常量）、（變量）和（信號）3 類。 14、VHDL 的 操作 符 包括 （算術(shù) 運算 符 ）和 （符號運算符） 。15、常用硬件描述語言有（Verilog HDL）、（AHDL）以及（VHDL）。 16、VHDL基本語句有（順序語句）、 （并行語句）和屬性自定義語句。 17、VHDL 同或邏輯操作符是 （XNOR） 。 18、原理圖文件類型后綴名是（.GDF），Verilog HDL語言文本文件類型的后綴名是（.V ）。 19、十六進(jìn)制數(shù)16#E#E1對應(yīng)的十進(jìn)制數(shù)值是（224）。 20、一個完整的VHDL程序應(yīng)包含三個基本部分，即庫文件說明、（程序包應(yīng)用說明）和（實體和結(jié)構(gòu)體說明）。 21、VHDL 不等于關(guān)系運算符是 （ /= ） 。 22、STD_LOGIC_1164程序包是 （IEEE ） 庫中最常用的程序包。 23文本輸入是指采用（硬件描述語言） 進(jìn)行電路設(shè)計的方式。24當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括（vhdl） 和 （verilog） 。25采用PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計，是基于（芯片）的設(shè)計或稱之為（自底向上） 的設(shè)計。26硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計帶來了更新的設(shè)計方法和理念，產(chǎn)生了目前最常用的并稱之為（自頂向下）的設(shè)計法。27.EDA工具大致可以分為（設(shè)計輸入編輯器） 、（仿真器） 、 （hdl綜合器） 、 （適配器） 以及 （下載器） 等5個模塊。28將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（綜合器） 。29用MAX+plusII輸入法設(shè)計的文件不能直接保存在（根目錄）上，因此設(shè)計者在進(jìn)入設(shè)計之前，應(yīng)當(dāng)在計算機(jī)中建立保存設(shè)計文件的（工程） 。30.若在MAX+plusII集成環(huán)境下，執(zhí)行原理圖輸入設(shè)計方法，應(yīng)選擇（block diagram/Schematic）命令方式。31若在MAX+plusII集成環(huán)境下，執(zhí)行文本輸入設(shè)計方法，應(yīng)選擇（.vhd） 方式。32maxplus2max2libprim是MAX+plusII （基本） 元件庫，其中包括（門電路）、（觸發(fā)器）、（電源）、（輸入）、（輸出）等元件。33maxplus2max2libmf是 函數(shù) 元件庫，包括（加法器）、（編碼器）、（譯碼器）、（數(shù)據(jù)選擇器數(shù)據(jù)）、（移位寄存器）等74系列器件。34圖形文件設(shè)計結(jié)束后一定要通過（編譯） ，檢查設(shè)計文件是否正確。35在MAX+plusII集成環(huán)境下可以執(zhí)行（生成元件） 命令，為通過編譯的圖形文件產(chǎn)生一個元件符號。這個元件符號可以被用于其他的圖形文件設(shè)計 ，以實現(xiàn)（多層次）的系統(tǒng)電路設(shè)計。36.執(zhí)行MAX+p1us Il的“Timlng Analyzer”命令，可以 設(shè)計電路輸入與輸出波形間的（延時量）。37.指定設(shè)計電路的輸入輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為（端口映射） 。38MAX+plusII的波形文件類型是（.swf） 。39層次化設(shè)計是將一個大的設(shè)計項目分解為若干個(子項目)或者若干個(層次)來完成的。先從(頂層)的電路設(shè)計開始，然后在(頂層) 的設(shè)計中逐級調(diào)用（底層） 的設(shè)計結(jié)果，直至實現(xiàn)系統(tǒng)電路的設(shè)計。40. 一個項目的輸入輸出端口是定義在（實體中）中。41. 描述項目具有邏輯功能的是（結(jié)構(gòu)體） 。42. 關(guān)鍵字ARCHITECTURE定義的是 （結(jié)構(gòu)體） 。43. 1987標(biāo)準(zhǔn)的VHDL語言對大小寫（不敏感）。 44. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符必須以（英文字母）開頭。 45.VHDL語言中變量定義的位置是（結(jié)構(gòu)體中特定位置 ）。 46. VHDL語言中信號定義的位置是（結(jié)構(gòu)體中特定位置）。 47. 變量賦值號是( := ),信號賦值號是( ”不是操作符號，它只相當(dāng)與（THEN）作用。61. assignpin/location chip命令是MAXPLUSII軟件中（引腳鎖定）的命令。62. 在VHDL中,可以用語句（clock event and clock=0） 表示檢測clock下降沿。63. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為（8）次。64. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由（順序）語句組成的。65. 執(zhí)行MAX+PLUSII的（Simulator）命令，可以對設(shè)計的電路進(jìn)行仿真。66. 執(zhí)行MAX+PLUSII的（Compiler）命令，可以對設(shè)計的電路進(jìn)行編譯。67. 執(zhí)行MAX+PLUSII的（Programmer）命令，可以對設(shè)計的電路進(jìn)行下載。68. 在VHDL中，PROCESS本身是（并行）語句。69. 在元件例化語句中，用（ = ）符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORT MAP中的信號名關(guān)聯(lián)起來。70.在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是（被高層次電路設(shè)計調(diào)用）。71.在MAX+PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計文件是否正確的過程稱為（綜合）。72在VHDL中，IF語句中至少應(yīng)有1個條件句，條件句必須由 （BOOLEAN） 表達(dá)式構(gòu)成。73. 在VHDL中（變量）不能將信息帶出對它定義的當(dāng)前設(shè)計單元。74.在VHDL中，一個設(shè)計實體可以擁有一個或多個（結(jié)構(gòu)體）。75. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有（9）種邏輯值。76在VHDL中，用語句（clockEVENT AND clock=1 ）表示clock的上升沿。 77、仿真是對電路設(shè)計的一種（間接的）檢測方法。 78. Quartus II中建立設(shè)計項目的菜單是（ “File”“New Project Wizard” ）。 79.執(zhí)行Quartus II的（ Create Update / Create Symbol Files for Current File ）命令，可以為設(shè)計電路建立一個元件符號。 80.使用Quartus II的圖形編輯方式輸入的電路原理圖文件必須通過（編譯）才能進(jìn)行仿真驗證 81. Quartus II的波形文件當(dāng)中設(shè)置仿真時間的命令是（Edit/ Time Bar ）。 82. 完整的IF語句，其綜合結(jié)果可實現(xiàn)（組合邏輯電路）。 83. 描述項目具有邏輯功能的是（結(jié)構(gòu)體）。84protel原理圖設(shè)計時,按下(Q)鍵可實現(xiàn)英制和公制的轉(zhuǎn)換。 85在VHDL語言的程序中，注釋使用(-)符號。86protel原理圖設(shè)計時,按下(E+M+M鍵)快捷鍵可實現(xiàn)“移動功能”。 87.在放置元器件的過程按下（TAB ）鍵可以調(diào)出元件屬性對話框。 88. 40mil大約等于（ 0.001 ）m。 A、 B、0.001cm C、0.001inch D、0.001mm 89.通常所說的幾層板指的是（鉆孔圖層）的層數(shù)。 90.執(zhí)行（Align Top ）命令操作，元器件按頂端對齊。 91.執(zhí)行(Align Bottom )命令操作,元器件按底端對齊. 92.執(zhí)行(Align Left )命令操作,元器件按左端對齊. 93.執(zhí)行(Align Right )命令操作,元氣件按右端對齊. 94.原理圖設(shè)計時,實現(xiàn)連接導(dǎo)線應(yīng)選擇(Place/Wire )命令. 95.要打開原理圖編輯器,應(yīng)執(zhí)行(Schematic)菜單命令. 96.進(jìn)行原理圖設(shè)計，必須啟動（Schematic ）編輯器。97.使用計算機(jī)鍵盤上的（Page Down ）鍵可實現(xiàn)原理圖圖樣的縮小。 98.往原理圖圖樣上放置元器件前必須先（裝載元器件庫 ）。 99.執(zhí)行（Tools/Preferences ）命令，即可彈出PCB系統(tǒng)參數(shù)設(shè)置對話框。 100.在印制電路板的（Keep Out Layer ）層畫出的封閉多邊形，用于定義印制電路板形狀及尺寸。 101.印制電路板的（ Silkscreen Layers ）層主要用于繪制元器件外形輪廓以及標(biāo)識元器件標(biāo)號等。該類層共有兩層。 102.在放置元器件封裝過程中，按（Y）鍵使元器件封裝旋轉(zhuǎn)。 103.在放置元器件封裝過程中，按（X ）鍵使元器件在水平方向左右翻轉(zhuǎn)。 104.在放置元器件封裝過程中，按（Y ）鍵使元器件在豎直方向上下翻轉(zhuǎn)。 105.在放置元器件封裝過程中，按（L ）鍵使元器件封裝從頂層移到底層。 106.在放置導(dǎo)線過程中，可以按（ Back Space ）鍵來取消前段導(dǎo)線。 107.在放置導(dǎo)線過程中，可以按（Shift+Space ）鍵來切換布線模式。 108.執(zhí)行（Center Horizontal ）命令操作，元器件按水平中心線對齊。 109MAX+plus II支持原理圖、（VHDL）、（Verilog）語言及以波形與EDIF等格式的文件，并支持混合設(shè)計、（功能）仿真和（時序）仿真。110結(jié)構(gòu)體是用于描述設(shè)計實體的（內(nèi)部結(jié)構(gòu)）以及實體端口間的（邏輯關(guān)系），它不能單獨存在，必須有一個界面說明即（實體）。對具有多個結(jié)構(gòu)體的實體，必須用（CONFIGURATION配置）語句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體。111由（已定義的）、（數(shù)據(jù)類型不同）的對象元素構(gòu)成的（數(shù)組）稱為記錄類型的對象。（共計140空）選擇題（140題）1 關(guān)于EDA技術(shù)的設(shè)計流程，下列順序正確的是 ( A )A 原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測試B 原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測試；C 原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測試；D 原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測試2 對利用原理圖輸入設(shè)計方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計，下面說法是不正確的（C）A 原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B 原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；C 原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述；D 原理圖輸入設(shè)計方法也可進(jìn)行層次化設(shè)計。3 Quartus II的設(shè)計文件不能直接保存在（ B ）。A 系統(tǒng)默認(rèn)路徑 B 硬盤根目錄 C 項目文件夾 D 用戶自定義工程目錄4 使用Quartus II工具軟件建立仿真文件，應(yīng)采用（D）方式圖形編輯文本編輯符號編輯波形編輯5 建立設(shè)計項目的菜單是（C）“File”“New ”“Project”“New Project Wizard”“File”“New Project Wizard”6 在Quartus II集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要用途是（D）仿真編譯綜合被高層次電路設(shè)計調(diào)用7 仿真是對電路設(shè)計的一種（B）檢測方法直接的間接的同步的異步的8 執(zhí)行Quartus II的（B）命令，可以對設(shè)計電路進(jìn)行功能仿真或者時序仿真Create Default Symbol BStart SimulationCompiler DTiming Analyzer 9 Quartus II的圖形設(shè)計文件類型是（B） . scf . bdf . vhd . v10 Quartus II是（C）高級語言硬件描述語言EDA工具軟件綜合軟件11 使用Quartus II工具軟件實現(xiàn)原理圖設(shè)計輸入，應(yīng)采用（A）方式模塊/原理圖文件文本編輯符號編輯波形編輯12 一個能為VHDL綜合器接受，并能作為一個獨立的設(shè)計單元的完整的VHDL程序稱為（C）設(shè)計輸入設(shè)計輸出設(shè)計實體設(shè)計結(jié)構(gòu)13 VHDL常用的庫是（A）標(biāo)準(zhǔn)庫IEEE BSTD WORK PACKAGE14 在VHDL的端口聲明語句中，用（A）聲明端口為輸入方向IN BOUT INOUT BUFFER15 在VHDL的端口聲明語句中，用（B）聲明端口為輸出方向IN BOUT INOUT BUFFER16 在VHDL的端口聲明語句中，用（C）聲明端口為雙向方向IN BOUT INOUT BUFFER17 在VHDL的端口聲明語句中，用（D）聲明端口為具有讀功能的輸出方向IN BOUT INOUT BUFFER18 在VHDL標(biāo)識符命名規(guī)則中，以（A）開頭的標(biāo)識符是正確的字母數(shù)字漢字下劃線19 在下列標(biāo)識符中，（ C ）是VHDL合法標(biāo)識符4h_adde Bh_adde4_ h_adder_4 _h_adde20 在下列標(biāo)識符中，（ A ）是VHDL錯誤的標(biāo)識符4h_adde Bh_adde4 h_adder_4 h_adde21 VHDL程序中的中間信號必須在_中定義，變量必須在_中定義（ B ）實體 進(jìn)程 B結(jié)構(gòu)體 進(jìn)程 進(jìn)程 進(jìn)程 結(jié)構(gòu)體 結(jié)構(gòu)體22 在VHDL中，目標(biāo)變量的賦值符號是（C）：23 在VHDL中，目標(biāo)信號的賦值符號是（D）：24 在VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOO語句的局部變量，（B）事先聲明必須不必其類型要其屬性要25 在VHDL的并行語句之前，可以用（C）來傳送往來信息變量變量和信號信號常量26 在VHDL中，PROCESS結(jié)構(gòu)是由（A）語句組成的順序順序和并行并行任何27 在VHDL中，條件信號賦值語句WHEN_ELSE屬于（C）語句并行兼順序順序并行任意28 在元件例化（COMPONENT）語句中，用（D）符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號名與PORT MAP（）中的信號名關(guān)聯(lián)起來：29 把上邊的英文縮略語和下邊的中文意思對應(yīng)起來。（1）EDA （2）FPGA （3）SOC （4）CPLD （5）ASIC （6）SRAM （7）ISP （8）VHDL （9）BST （10）IEEE a片上系統(tǒng) b復(fù)雜可編程邏輯器件c現(xiàn)場可編程門陣列 d靜態(tài)隨機(jī)存取存儲器e在系統(tǒng)可編程 f超高速硬件描述語言g邊界掃描測試技術(shù) h美國電子工程師協(xié)會i電子設(shè)計自動化 j專用集成電30 一個項目的輸入輸出端口是定義在 A。A. 實體中 B. 結(jié)構(gòu)體中C. 任何位置 D. 進(jìn)程體31 描述項目具有邏輯功能的是B 。A. 實體 B. 結(jié)構(gòu)體C. 配置 D. 進(jìn)程32 關(guān)鍵字ARCHITECTURE定義的是A 。A. 結(jié)構(gòu)體 B. 進(jìn)程C. 實體 D. 配置33 1987標(biāo)準(zhǔn)的VHDL語言對大小寫是D 。A. 敏感的 B. 只能用小寫C. 只能用大寫 D. 不敏感34 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是A 。A. 必須以英文字母開頭 B. 可以使用漢字開頭C. 可以使用數(shù)字開頭 D. 任何字符都可以35 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是A 。A. a_2_3 B. a_2 C. 2_2_a D. 2a36 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是C 。A. a_1_in B. a_in_2 C. 2_a D. asd_137 變量和信號的描述正確的是A 。A. 變量賦值號是:= B. 信號賦值號是:=C. 變量賦值號是= D. 二者沒有區(qū)別38 下面數(shù)據(jù)中屬于實數(shù)的是A 。A. 4.2 B. 3 C. 1 D. “11011”STD_LOGIG_1164中定義的高阻是字符D 。A. X B. x C. z D. Z39 STD_LOGIG_1164中字符H定義的是A 。A. 弱信號1 B. 弱信號0 C. 沒有這個定義 D. 初始值40 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是B 。A. 0 B. 1 C. 2 D. 不確定41 不屬于順序語句的是C 。A. IF語句 B. LOOP語句 C. PROCESS語句 D. CASE語句42 EDA的中文含義是A 。A. 電子設(shè)計自動化 B. 計算機(jī)輔助計算C. 計算機(jī)輔助教學(xué) D. 計算機(jī)輔助制造43 可編程邏輯器件的英文簡稱是D 。A. FPGA B. PLA C. PAL D. PLD44 現(xiàn)場可編程門陣列的英文簡稱是A 。A. FPGA B. PLA C. PAL D. PLD45 在EDA中，IP的中文含義是D 。A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 知識產(chǎn)權(quán)核46 EPF10K30TC144-4具有多少個管腳 A。A. 144個 B. 84個C. 15個 D. 不確定Quartus II是哪個公司的軟件A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX47 VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫：D 。A.IEEE庫 B.VITAL庫 C.STD庫 D.WORK工作庫48 下列語句中，不屬于并行語句的是：B 。A.進(jìn)程語句 B.CASE語句 C.元件例化語句 D.WHENELSE語句49 下列關(guān)于變量的說法正確的是A 。A. 變量是一個局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個延時。C. 在進(jìn)程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名= 表達(dá)式。50 VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 B。A器件外部特性B器件的內(nèi)部功能C器件的綜合約束E 器件外部特性與內(nèi)部功能51 在VHDL中，為定義的信號賦初值，應(yīng)該使用 C 符號。A. =： B. = C. ：= D. =52 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 B表示的。A 小寫字母和數(shù)字 B. 大寫字母數(shù)字 C. 大或小寫字母和數(shù)字 D. 全部是數(shù)字53 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A 2 B. 3 C. 9 D. 854. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 C 語句。A 并行和順序 B. 順序 C. 并行 D. 不存在的55.在Quartus II中，新建時序波形文件時應(yīng)選擇 D （A）Editor file （B）Graphic Editor file （C）Text Editor file （D）Vector waveform file 56. 描述項目具有邏輯功能的是 B 。 A. 實體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 57. 關(guān)鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實體 D. 配置 58. 1987標(biāo)準(zhǔn)的VHDL語言對大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 59. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭 C.可以使用數(shù)字開頭 D.任何字符都可以 60. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 61. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 A 。 A. A_2 B. A+2 C. 2A D. 2262. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 63. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 64. VHDL語言中變量定義的位置是 D 。 A. 實體中中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 65. VHDL語言中信號定義的位置是 D 。 A. 實體中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置D. 結(jié)構(gòu)體中特定位置 66. 變量和信號的描述正確的是 A 。 A. 變量賦值號是:= B. 信號賦值號是:= C. 變量賦值號是= D. 二者沒有區(qū)別 67. 變量和信號的描述正確的是 B 。 A. 變量可以帶出進(jìn)程 B. 信號可以帶出進(jìn)程 C. 信號不能帶出進(jìn)程 D. 二者沒有區(qū)別68. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個答案都是錯誤的 69. 可以不必聲明而直接引用的數(shù)據(jù)類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個答案都是錯誤的 70. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時 B 。 A.可以直接調(diào)用 B.必須在庫和包集合中聲明 C.必須在實體中聲明 D. 必須在結(jié)構(gòu)體中聲明 71. 正確給變量X賦值的語句是 B 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 72. 下列語句中，不屬于并行語句的是： B 。 A.進(jìn)程語句B.CASE語句 C.元件例化語句D.WHENELSE語句73. 關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個： A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E174關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個： 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E175下列標(biāo)識符中， B 是不合法的標(biāo)識符。A. State0B. 9moonC. Not_Ack_0D. signal76在VHDL語言描述中。定義數(shù)據(jù)類型通常采用的關(guān)鍵詞是 （ C ）（A）signal （B）variable（C）type （D）set 77.在VHDL語言的程序中，注釋使用以下的哪一種符號？ （ B ）（A）/ （B）-（C） ； （D）_ _ 78. 關(guān)于元件例化的描述中，正確的有 （ B ）（A） 元件例化根據(jù)例化語句中所定義的例化元件端口名和當(dāng)前系統(tǒng)的連接實體端口名的接口表達(dá)方式來說，有兩種方式：1）名字關(guān)聯(lián)方式 2）功能關(guān)聯(lián)方式（B） 元件例化根據(jù)例化語句中所定義的例化元件端口名和當(dāng)前系統(tǒng)的連接實體端口名的接口表達(dá)方式來說，有兩種方式：1）名字關(guān)聯(lián)方式 2）位置關(guān)聯(lián)方式 （C） 在位置關(guān)聯(lián)方式的例化語句中，表達(dá)式的位置可以互換（D） 為了方便書寫程序，元件例化名可以省略 79一個進(jìn)程中允許描述對應(yīng)于 時鐘信號的同步時序邏輯 ( A )（A） 一個 （B）兩個（C） 三個 （D）多個80在以下4種語言中屬于硬件描述語言的是 （ A ）（A）VHDL （B）VC（C）VB （D）Delphi 81Protel 99SE是用于（ B ）的設(shè)計軟件。 A電氣工程 B電子線路 C機(jī)械工程 D建筑工程82.Protel 99 SE原理圖設(shè)計工具欄共有（ C ）個。 A. 5 B. 6 C. 7 D. 8 83.執(zhí)行（ B ）命令操作，元器件按垂直均勻分布。 A.Vertically B.Distribute Vertically C.Center Vertically D.Distribute 84.執(zhí)行(D )命令操作,元器件按底端對齊. A.Align Right B.Align Top C.Align Left D.Align Bottom85.執(zhí)行( A )命令操作,元器件按右端對齊. A.Align Right B.Align Top C.Align Left D.Align Bottom 86.原理圖設(shè)計時,實現(xiàn)連接導(dǎo)線應(yīng)選擇( B )命令. A.Place /Line B.Place/Wire C.Wire D.Line 87.進(jìn)行原理圖設(shè)計，必須啟動（ B ）編輯器。 A.PCB B.Schematic C Schematic Library D.PCB Library 88.往原理圖圖樣上放置元器件前必須先（ B ）。 A.打開瀏覽器 B.裝載元器件庫 C.打開PCB編輯器 D.創(chuàng)建設(shè)計數(shù)據(jù)庫文件 89.仿真庫Fuse.lib中包含了一般的熔絲元器件，Designator指的是熔絲的（ A ）。 A.名稱 B.電流 C.阻抗 D.不清楚 90.網(wǎng)絡(luò)表中有關(guān)網(wǎng)絡(luò)的定義是（ C ）。 A. 以“”開始，以“”結(jié)束 B. 以“”開始，以“”結(jié)束 C. 以“（”開始，以“）”結(jié)束 D. 以“”開始，以“”結(jié)束 91.執(zhí)行（ B ）命令，即可彈出PCB系統(tǒng)參數(shù)設(shè)置對話框。 A.Design/Bord Options B.Tools/Preferences C.Options D.Preferences92.在放置導(dǎo)線過程中，可以按（ A ）鍵來取消前段導(dǎo)線。 A. Back Space B. Enter C.Shift D.Tab 93.Protel99 SE提供了（ B）層為內(nèi)部電源/接地層。 A.2 B.16 C.32 D.8 94.印制電路板的（ B ）層主要是作為說明使用。 A.Keep Out Layer B.Top Overlay C.Mechanical Layers D.Multi Layer 95.在放置元器件封裝過程中，按（ D ）鍵使元器件封裝旋轉(zhuǎn)。 A.X B.Y C.L D.空格鍵 96.在放置元器件封裝過程中，按（ B ）鍵使元器件在豎直方向上下翻轉(zhuǎn)。 A.X B.Y C.L D.空格鍵 97.在放置導(dǎo)線過程中，可以按（ C ）鍵來切換布線模式。A.Back Space B. Enter C.Shift+Space D.Tab 98.Protel99 SE為PCB編輯器提供的設(shè)計規(guī)則共分為（ D ）類。 A.8 B.10 C.12 D.6 99Protel 99 SE原理圖文件的格式為（ C ）。 A.Schlib B.SchDoc C.Sch D.Sdf 100.執(zhí)行（ C ）命令操作，元器件按水平中心線對齊。 A.Center B.Distribute Horizontally C.Center Horizontal D.Horizontal 101.執(zhí)行（ B ）命令操作，元器件按頂端對齊。 A.Align Right B.Align Top C.Align Left D.Align Bottom 102.執(zhí)行( C )命令操作，元器件按左端對齊. A.Align Right B.Align Top C.Align Left D.Align Bottom 103.原理圖設(shè)計時，按下( B )可使元器件旋轉(zhuǎn)90。 A.回車鍵 B.空格鍵 C.X鍵 D.Y鍵 104.要打開原理圖編輯器,應(yīng)執(zhí)行( C )菜單命令. A.PCB Project B.PCB C.Schematic D.Schematic Library 105.進(jìn)行原理圖設(shè)計，必須啟動（ B）編輯器。 A.PCB B.Schematic C Schematic Library D.PCB Library 106.網(wǎng)絡(luò)表中有關(guān)元器件的定義是（ A ）。 A. 以“”開始，以“”結(jié)束 B. 以“”開始，以“”結(jié)束 C. 以“（”開始，以“）”結(jié)束 D. 以“”開始，以“”結(jié)束 107.PCB的布局是指( B )。 A.連線排列 B.元器件的排列 C.元器件與連線排列 D.除元器件與連線以外的實體排列 108.Protel99 SE提供了多達(dá)（ C ）層為銅膜信號層。 A.2 B.16 C.32 D.8 109.在印制電路板的（ B ）層畫出的封閉多邊形，用于定義印制電路板形狀及尺寸。 A.Multi Layer B. Mechanical Layers C.Top Overlay D.Bottom overlay 110.印制電路板的（ B ）層主要用于繪制元器件外形輪廓以及標(biāo)識元器件標(biāo)號等。該類層共有兩層。 A.Keep Out Layer B.Silkscreen Layers C.Mechanical Layers D.Multi Layer 111.在放置元器件封裝過程中，按（ A ）鍵使元器件在水平方向左右翻轉(zhuǎn)。 A.X B.Y C.L D.空格鍵112.在放置元器件封裝過程中，按（ C ）鍵使元器件封裝從頂層移到底層。 A.X B.Y C.L D.空格鍵 113.在放置導(dǎo)線過程中，可以按（ C ）鍵來切換布線模式。 A.Back Space B. Enter C.Shift+Space D.Tab 114.Protel99 SE為PCB編輯器提供的設(shè)計規(guī)則共分為（ D ）類。 A.8 B.10 C.12 D.6 115原理圖設(shè)計窗口頂部為主菜單和主工具欄，左部為（ A ）。 A.設(shè)計管理器 B.底部為狀態(tài)欄 C.常用工具欄 D.命令欄 116網(wǎng)絡(luò)表的內(nèi)容主要由兩部分組成：元器件描述和（ A ）。 A. 網(wǎng)絡(luò)連接描述 B.元器件編號 C.元器件名稱 D.元器件封裝 117工作層中的信號板層（Signal Layers）包括底層、中間層和（ D ）。 A.內(nèi)部電源/地線層 B.其它工作層 C.機(jī)械板層 D.頂層 118.Protel 99 SE可以直接創(chuàng)建一個( A )文件。 A. *.DDB B. *.Lib C. *.PCB D. *.Sch 119原理圖可以生成各種類型的報表，生成各種報表的命令都在（ A ）菜單中。 A.Reports B.File C.Edit D.Help 120原理圖文件的擴(kuò)展名是（ A ）。 A.Sch B.ERC C.PCB D.DDB 121設(shè)計電路板文件的擴(kuò)展名是（ C ）。 A.Sch B.ERC C.PCB D.DDB 122創(chuàng)建元器件封裝庫文件的擴(kuò)展名是（ B ）。 A.Sch B.Lib C.PCB D.DDB 123原理圖電氣規(guī)則檢查后產(chǎn)生文件的擴(kuò)展名是（ B ）。 A.Sch B.ERC C.PCB D.DDB 124網(wǎng)絡(luò)表文件的擴(kuò)展名是（ B ）。 A.Sch B.NET C.PCB D.DDB 125元器件列表文件（Protel Format格式）的擴(kuò)展名是（ B ）。A.csv B.bom C.PCB D.xls 126元器件列表文件（CSV Format格式）的擴(kuò)展名是（ A ）。 A.csv B.bom C.PCB D.xls 127元器件列表文件（Client Spreadsheet格式）的擴(kuò)展名是（ D ）。 A.csv B.bom C.PCB D.xls 128元器件列表文件的格式有三種，其中（ A ）與EXCEL格式類似。 A. Client Spreadsheet B. CSV Format C. Protel Format D.xls 129根據(jù)元器件的焊盤種類不同，元件封裝可分為插針式元器件封裝和（ A ）