簡(jiǎn)易交通信號(hào)燈控制器課程設(shè)計(jì).doc

電工與電子技術(shù)基礎(chǔ)課程設(shè)計(jì)報(bào)告題 目 簡(jiǎn)易交通信號(hào)燈控制器學(xué) 院（部） 汽車學(xué)院 專 業(yè) 汽車運(yùn)用工程 班 級(jí) 學(xué)生姓名 學(xué) 號(hào) 5 月 30 日至 6 月 30 日 共 5 周 指導(dǎo)老師（簽字） 1、課題名稱與技術(shù)要求:(1)被測(cè)信號(hào)的頻率范圍100Hz10KHz;(2)輸入信號(hào)為正弦信號(hào)或方波信號(hào);(3)四位數(shù)碼管顯示所測(cè)頻率,并用發(fā)光二極管表示單位;(4)具有超量程報(bào)警功能.2、摘要頻率計(jì)在數(shù)字電路中被廣泛應(yīng)用，他可以實(shí)現(xiàn)對(duì)周期信號(hào)的頻率測(cè)量，從而間接地對(duì)信號(hào)周期的測(cè)量，打破了計(jì)時(shí)器不能對(duì)高頻信號(hào)周期測(cè)量的限制。隨著電子技術(shù)的高速發(fā)展，大規(guī)模集成芯片的出現(xiàn)以及可編程控制技術(shù)的提高，頻率計(jì)的設(shè)計(jì)從傳統(tǒng)的單元設(shè)計(jì)步入可自動(dòng)控制的集成設(shè)計(jì)，極大地提高了頻率計(jì)的精確度，使得電路設(shè)計(jì)簡(jiǎn)單化，更為清晰明了。本設(shè)計(jì)通過(guò)對(duì)高頻小信號(hào)或大信號(hào)的放大整形或衰減放大整形，是被測(cè)信號(hào)轉(zhuǎn)變?yōu)橥l率等幅度的方波信號(hào)，然后使此信號(hào)通過(guò)有標(biāo)準(zhǔn)時(shí)基電路控制的閘門，再依次通過(guò)計(jì)數(shù)器、鎖存器、譯碼器，最后由數(shù)碼管以十進(jìn)制形式顯示頻率值。3、總體設(shè)計(jì)方案論證及選擇數(shù)字頻率計(jì)的設(shè)計(jì)有多種方法，從采用的芯片類型和技術(shù)劃分,有五中設(shè)計(jì)方案：方案一：采用通用中小規(guī)模集成芯片SSI,MSI等純硬件設(shè)計(jì),方法比較繁瑣和陳舊，在技術(shù)上是可行的，可以簡(jiǎn)化電路的設(shè)計(jì)，但對(duì)于設(shè)計(jì)中要求的某些指標(biāo)，采用專塊模塊來(lái)完成比較困難，及擴(kuò)展極為不便。方案二：采用單片數(shù)字頻率計(jì)芯片,如ICM7216等專用芯片硬件實(shí)現(xiàn),簡(jiǎn)單易行,但只有固定的一般功能和通用的基本指標(biāo)。例如，由美國(guó)Intersil公司首先研制的單片頻率計(jì)ICM7216D專用測(cè)頻大規(guī)模集成芯片。它是標(biāo)準(zhǔn)的28引腳的雙列直插式集成電路，采用單一的+5V穩(wěn)壓電源工作。它內(nèi)含 高頻振蕩器、10進(jìn)制計(jì)數(shù)器、7段譯碼器、位多路復(fù)用器、能夠直接驅(qū)動(dòng)LED顯示器的8段段碼驅(qū)動(dòng)器、8位位碼驅(qū)動(dòng)器。其基本的測(cè)頻范圍為DC至10MHz，若加預(yù)置的分頻電路，則上限頻率可達(dá)40MHz或100MHz，單片頻率計(jì)ICM7216D只要加上晶振、量程選擇、LED顯示器等少數(shù)器件即可構(gòu)成一個(gè)DC至40MHz的微型頻率計(jì)，可用于頻率測(cè)量、機(jī)械轉(zhuǎn)速測(cè)量等方面的應(yīng)用。方案三：采用單片機(jī)系統(tǒng)設(shè)計(jì)。單片機(jī)內(nèi)部具有定時(shí)器、計(jì)數(shù)器和高穩(wěn)定的標(biāo)準(zhǔn)頻率源等硬件資源以及靈活的軟件運(yùn)算和控制功能，能夠十分方便地對(duì)外部信號(hào)進(jìn)行計(jì)數(shù)，并且可以實(shí)現(xiàn)邏輯控制及數(shù)據(jù)運(yùn)算。單片機(jī)應(yīng)用于數(shù)字頻率計(jì)中可以大大提高頻率計(jì)的自動(dòng)化程度和靈活性，同時(shí)，也提高了頻率計(jì)的精確度方案四：采用PLD(包括大規(guī)模可編程邏輯器件CPLD/FPGA等)系統(tǒng)設(shè)計(jì)。CPLD是一種新興的高密度大規(guī)模可編程邏輯器件，它具有門陣列的高密度和PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊唐骷淖畲筇攸c(diǎn)是可通過(guò)軟件編程對(duì)其器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷，從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法。采用CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)期進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)。既定的系統(tǒng)功能，在設(shè)計(jì)過(guò)程中，可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式，借助于大規(guī)模集成的CPLD和高效的設(shè)計(jì)軟件，可通過(guò)直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時(shí)，這種基于可編程芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。方案五：采用單片機(jī)和CPLD/FPGA結(jié)合的系統(tǒng)設(shè)計(jì)。采用CPLD配合單片機(jī)的設(shè)計(jì)方案，具有造價(jià)較低、速度高、精度高的優(yōu)點(diǎn)，并且可以通過(guò)軟件下載而達(dá)到儀器硬件升級(jí)的目的利用FPGA進(jìn)行測(cè)頻計(jì)數(shù)，單片機(jī)實(shí)施控制實(shí)現(xiàn)多功能頻率計(jì)的設(shè)計(jì)頻率計(jì)利用FPGA來(lái)實(shí)現(xiàn)頻率、周期、脈寬和占空比的測(cè)量計(jì)數(shù)。利用單片機(jī)完成整個(gè)測(cè)量電路的測(cè)試控制、數(shù)據(jù)處理和顯示輸出。從測(cè)量的指標(biāo)上講，頻率計(jì)的設(shè)計(jì)方法主要有以下兩種方法：方法一：直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)。此種設(shè)計(jì)方法是大多數(shù)頻率計(jì)設(shè)計(jì)的主要思路，它對(duì)高頻信號(hào)的測(cè)頻準(zhǔn)確度較高，其誤差為加1或減1，但對(duì)低頻信號(hào)的測(cè)量誤差較大，甚至不能實(shí)現(xiàn)測(cè)量。方法二：間接測(cè)頻法，即周期測(cè)頻法。間接測(cè)頻法利用計(jì)時(shí)器對(duì)信號(hào)的周期進(jìn)行測(cè)量，此法對(duì)低頻信號(hào)的測(cè)量簡(jiǎn)單方便，其精確度也較高。但對(duì)于高頻信號(hào)的測(cè)量就難以實(shí)現(xiàn)，頻率越高，其周期越小，對(duì)計(jì)時(shí)器的精確度要求就高了很多，如今計(jì)時(shí)器難以提高精度。因此，此方法只適用于低頻信號(hào)，通常是頻率小于1的。根據(jù)本課題的要求及測(cè)頻范圍(100Hz100KHz)，本次設(shè)計(jì)采用直接測(cè)頻法。利用555定時(shí)器構(gòu)成的多諧振蕩器產(chǎn)生時(shí)基信號(hào)，在標(biāo)準(zhǔn)時(shí)間1s(或0.01s)內(nèi)閘門打開，在這個(gè)標(biāo)準(zhǔn)的時(shí)間內(nèi)將有放大整形后的被測(cè)信號(hào)通過(guò)，與此同時(shí)由JK觸發(fā)器構(gòu)成的鎖存信號(hào)和清零信號(hào)實(shí)現(xiàn)對(duì)記錄數(shù)值的鎖存以便讀數(shù)，清零信號(hào)清除已記錄的數(shù)據(jù)以便在此記錄。來(lái)自計(jì)數(shù)器的二進(jìn)制數(shù)據(jù)依次通過(guò)鎖存器，譯碼器，最后由數(shù)碼管顯示十進(jìn)制數(shù)據(jù)。4、設(shè)計(jì)方案原理圖、總體電路圖、接線圖及說(shuō)明1)根據(jù)所選方案可畫出設(shè)計(jì)原理圖如下2）基于單元電路的設(shè)計(jì)可得總體電路圖如下本設(shè)計(jì)中，頻率計(jì)具有兩個(gè)單位置換。當(dāng)選1Hz單位時(shí)，能夠測(cè)到09999Hz范圍；當(dāng)選1kHz單位時(shí)，能夠測(cè)到0.0999.9kHz范圍。超過(guò)以上范圍，通過(guò)報(bào)警裝置（發(fā)光二極管）提示超量程。在讀數(shù)方面鎖存信號(hào)持續(xù)時(shí)間是1.3秒有足夠的時(shí)間進(jìn)行讀數(shù),每隔2.6秒測(cè)量一次可通過(guò)多次測(cè)量求平均值減小系統(tǒng)誤差。在整形放大電路中利用運(yùn)算放大器和外接限流電阻可構(gòu)成過(guò)零比較器，其工作穩(wěn)定性和靈敏性較高，即使是微弱信號(hào)也能實(shí)現(xiàn)過(guò)零比較，在輸出端可得到等幅度滿足要求的方波信號(hào)。十位BCD顯示器的小數(shù)點(diǎn)引出端A與KHz單位端的A點(diǎn)相接，可以實(shí)現(xiàn)小數(shù)點(diǎn)顯示。在測(cè)量信號(hào)頻率時(shí)，在電源接通的前提下，首先按一下動(dòng)斷開關(guān)S，分別給兩JK觸發(fā)器置零以及對(duì)四個(gè)計(jì)數(shù)器進(jìn)行清零，然后再接入信號(hào)進(jìn)行測(cè)量。5、單元電路設(shè)計(jì)及其主要元器件選擇與電路參數(shù)計(jì)算1) 放大整形生活中所遇到的頻率從小到大，其范圍變化是很大的而且小的信號(hào)通常不能直接在電子電路中被識(shí)別，此外門電路對(duì)電壓的高低是有界限的(VOH.=2.4V、VOL=0.3V)。對(duì)邏輯的運(yùn)算也需要一定寬度的高或低電平脈沖。因此，對(duì)微弱信號(hào)的放大是頻率計(jì)測(cè)量微弱信號(hào)頻率所不可缺少的一步。其放大電路的組成可采用兩種元器件構(gòu)成。第一種是由分立元件晶體管及其附屬的電阻電容元件構(gòu)成；第二種是采用集成運(yùn)算放大器及外接元件構(gòu)成.前者電路外接點(diǎn)多，隔直電容易產(chǎn)生振蕩，且輸出電流較大。后者電路構(gòu)成簡(jiǎn)單，輸出電流小，且能夠消除內(nèi)部晶體管極間電容產(chǎn)生自激振蕩，工作穩(wěn)定。因此，選擇集成運(yùn)算放大器作為主要放大元件。其放大電路如下： 將放大后的正弦信號(hào)或方波信號(hào)整形為能測(cè)頻的方波信號(hào)，可以采用基本RS觸發(fā)器，555定時(shí)器組成的單穩(wěn)態(tài)觸發(fā)器或由運(yùn)算放大器構(gòu)成的過(guò)零比較器。前兩者在觸發(fā)輸出時(shí)有一定的延遲，而且，對(duì)觸發(fā)器初狀態(tài)控制有一定要求.后者相對(duì)前者，無(wú)此限定，更為簡(jiǎn)單，選擇后者為整形電路主要器件。在電壓比較器的輸出端接有一穩(wěn)壓二極管，可對(duì)輸出電壓幅度起到限定作用，使輸出電壓幅度穩(wěn)定在+Uz。穩(wěn)壓管選擇2CW54 穩(wěn)定電壓Uz為5.56.5V。其波形圖如下 2) 時(shí)基脈沖電路及鎖存,清零控制信號(hào)電路標(biāo)準(zhǔn)時(shí)間和邏輯控制信號(hào)產(chǎn)生有多種方法。利用石英振蕩器產(chǎn)生高頻脈沖信號(hào)，通過(guò)分頻器的分頻可獲得不同標(biāo)準(zhǔn)時(shí)間門控信號(hào)，實(shí)現(xiàn)多單位置換功能，可得到頻率測(cè)量更高的頻率計(jì)；利用555定時(shí)器構(gòu)成的多諧振蕩器，能夠通過(guò)改變充放電的時(shí)間來(lái)改變脈沖輸出的占空比。本次設(shè)計(jì)采用后者。555定時(shí)器是一種功能強(qiáng)大的模擬數(shù)字混合集成電路，應(yīng)用十分廣泛,它由TTL集成定時(shí)電路和CMOS集成定時(shí)電路,這二者功能完全相同,不同之處是:TTL集成定時(shí)電路的驅(qū)動(dòng)能力比CMOS集成定時(shí)電路大。555集成定時(shí)器內(nèi)部邏輯電路和外引線排列如下： 由555構(gòu)成的多諧振蕩器a、 當(dāng)k接1Hz 端時(shí)，發(fā)光二級(jí)管發(fā)光，以示單位。其中的參數(shù)如下設(shè)定：考慮到充電和放電時(shí)間較長(zhǎng)，取C=100uF。根據(jù)tp11 =0.7R1C=1s，tp12=0.7RoC=0.3s ，可算得：R1=142.86 K，Ro= 4.286 K ，其輸出波形如下由以上波形圖可以得到Q端的信號(hào)可作為鎖存信號(hào)Y,使得顯示器的顯示不受下一個(gè)標(biāo)準(zhǔn)時(shí)間1s(或0.01s)的計(jì)數(shù)影響,鎖存持續(xù)時(shí)間1.3s.由Q端信號(hào)與CP通過(guò)一與非門可得清零信號(hào)Z,其邏輯電路圖如下:b、 當(dāng)k接1kHz端時(shí)，指示1kHz單位的發(fā)光二極管發(fā)光。其中的參數(shù)如下設(shè)定：根據(jù) tp21=0.7 R2 C=0.01s， 可算得R2=143。其輸出波形如下將標(biāo)準(zhǔn)時(shí)間信號(hào)1s(或0.01s)輸入JK觸發(fā)器的CP端，J和K都接高電位，其輸出狀態(tài)為零。根據(jù)JK觸發(fā)器后沿觸發(fā)的特性可得如下：3) 閘門電路要記錄在1s標(biāo)準(zhǔn)時(shí)間信號(hào)內(nèi)待測(cè)信號(hào)的高電平數(shù),而且只能使待測(cè)信號(hào)在1s的高電平時(shí)有輸出,其它均為低電平,于是就要控制信號(hào)脈沖通過(guò)閘門,以便于控制計(jì)數(shù)器的輸入脈沖.使計(jì)數(shù)器實(shí)現(xiàn)在1s的標(biāo)準(zhǔn)時(shí)間信號(hào)對(duì)被測(cè)到的高電平進(jìn)行準(zhǔn)確計(jì)數(shù),在標(biāo)準(zhǔn)準(zhǔn)時(shí)間結(jié)束時(shí)間門關(guān)閉,計(jì)數(shù)器不在計(jì)數(shù).由此可知,此閘門可選擇一個(gè)與非門對(duì)被測(cè)信號(hào)進(jìn)行控制,其波形圖如下.選擇元器件74LS00與非門集成芯片4) 計(jì)數(shù)器160為可預(yù)置的十進(jìn)制同步計(jì)數(shù)器,它的清除端是異步的。當(dāng)清除端/MR為低電平時(shí),不管時(shí)鐘信號(hào)CP狀態(tài)如何,即可完成清零功能。160的預(yù)置是同步的。當(dāng)置入控制器/PE為低電位時(shí),在上升沿作用下，輸出端0-Q3與數(shù)據(jù)輸入端P0-P3一致,對(duì)于54/74160，當(dāng)CP由低至高跳變或跳變前,如果計(jì)數(shù)控制端CEP、CET為高電平，則/PE應(yīng)避免由低至高電平的跳變,而54/74LS160無(wú)此種限制。 160為可預(yù)置的十進(jìn)制同步計(jì)數(shù)器,共有54/74160和54/74LS160兩種線路結(jié)構(gòu)形式,其主要電特性的典型值如下:型號(hào)FmaxPDCT54160/CT7416032MHz305mwCT54LS160/CT74LS16032MHz93mw160的清除端是異步的。當(dāng)清除端/MR為低電平時(shí),在CP上升沿作用下,輸出Q0-Q3與數(shù)據(jù)輸入端P0-P3一致,對(duì)于5474160，當(dāng)CP由低至高跳變或跳變前,如果計(jì)數(shù)控制端CEP、CET為高電平,則/PE應(yīng)避免由低至高電平的跳變,而54/74LS160無(wú)此種限制。 160的計(jì)數(shù)是同步的,靠CP同時(shí)加在四個(gè)觸發(fā)器上面實(shí)現(xiàn)的。當(dāng)CEP、CET均為高電平時(shí)，在CP上升沿作用下Q0-Q3同時(shí)變化，從而消除了異步計(jì)數(shù)器中出現(xiàn)的計(jì)數(shù)尖峰。對(duì)于54/74160，只有當(dāng)CP為高電平時(shí)，CEP、CET才允許由高至低電平的跳變，而54/74LS160的CEP、CET跳變與CP無(wú)關(guān)。160有超值前進(jìn)位功能，當(dāng)計(jì)數(shù)溢出時(shí)，進(jìn)位輸出端(TC)輸出一個(gè)高電平脈沖，其寬度為Q0的高電平部分。在不外加門電路的情況下，可級(jí)聯(lián)成N為同步計(jì)數(shù)器。對(duì)于54/74LS160，在CP出現(xiàn)前，即使CEP、CET、/MR發(fā)生變化，電路的功能也不受影響。5）鎖存器74ls273中文資料:是帶有清除端的8D觸發(fā)器，只有在清除端保持高電平時(shí)，才具有鎖存功能，鎖存控制端為11腳CLK，采用上升沿鎖存。 74LS273是一種帶清除功能的8D觸發(fā)器， 1D8D為數(shù)據(jù)輸入端，1Q8Q為數(shù)據(jù)輸出端，正脈沖觸發(fā)，低電平清除，常用作8位地址鎖存器。 6）譯碼器從計(jì)數(shù)器所輸出的計(jì)數(shù)形式為四位二進(jìn)制，要實(shí)現(xiàn)十進(jìn)制的顯示效果，必須將8421碼轉(zhuǎn)化為一一對(duì)應(yīng)能使七段發(fā)光二極管對(duì)應(yīng)發(fā)光，實(shí)現(xiàn)四位二進(jìn)制轉(zhuǎn)化為七位二進(jìn)制。能夠?qū)崿F(xiàn)這一功能的稱為譯碼器譯碼器的種類很多，有3/8線譯碼器，2/4線譯碼器，4/16譯碼器。為了滿十進(jìn)制的顯示需要并設(shè)計(jì)選用二十進(jìn)制譯碼器，此外1s的標(biāo)準(zhǔn)時(shí)間通過(guò)后必須對(duì)顯示器數(shù)字進(jìn)行鎖存，以延長(zhǎng)顯示時(shí)間，方便于讀數(shù)。在這里選用譯碼器74LS2474線七段譯碼器/驅(qū)動(dòng)器（BCD輸入，OC15V）其說(shuō)明如下輸出端（ag）為低電平有效，可直接驅(qū)動(dòng)指示燈或共陽(yáng)極LED。當(dāng)要求輸入015V時(shí)，消隱輸入（/BI）應(yīng)為高電平或開路，對(duì)于輸出0時(shí)還要求脈沖消隱輸入（/BRI）為高電平或開路；當(dāng)BI為低電平時(shí)，不管其它輸入端狀態(tài)如何，ag均為截止態(tài)；當(dāng)/RBI和地址端（AD）均為低電平，并且燈測(cè)試（/LT）為高電平，ag均為截止態(tài)，脈沖消隱輸出（/RBO）為低電平。當(dāng)BI為高電平開路時(shí)，/LT的低電平可使ag為低電平。引出端符號(hào)說(shuō)明：A、B、C、D 譯碼地址輸入端/BI、/RBO 消隱輸入（低電平有效） 脈沖消隱輸出（低電平有效）/LT 燈測(cè)試輸入端（低電平有效）/RBI 脈沖消隱輸入端（低電平有效）ag 段輸出（低電平有效）7）顯示器單個(gè)LED是由7段發(fā)光二極管構(gòu)成的顯示單元，有10個(gè)引腳，對(duì)應(yīng)于7個(gè)段、一個(gè)小數(shù)點(diǎn)和兩個(gè)公共端。LED數(shù)碼管結(jié)構(gòu)簡(jiǎn)單，價(jià)格便宜。下圖是八段LED數(shù)碼管的結(jié)構(gòu)和原理圖。八段數(shù)碼管由八只發(fā)光二極管組成，編號(hào)是a、b、c、d、e、f、g和dp，分別與同名管腳相連。七段LED顯示管比八段LED少一只發(fā)光二極管SP，其它與八段LED相同，SP顯示段用于顯示小數(shù)點(diǎn)。本次設(shè)計(jì)中采用的是共陽(yáng)極顯示器。 8)報(bào)警電路 由JK觸發(fā)器和發(fā)光二極管構(gòu)成報(bào)警裝置，當(dāng)千位計(jì)數(shù)器的Q3端由1下跳到0時(shí)，JK觸發(fā)器后沿觸發(fā)，Q端為1，發(fā)光二極管導(dǎo)通發(fā)光，以此來(lái)顯示超過(guò)了四位顯示器的顯示上限9999Hz或999.9KHz。其電路圖如下：6收獲與體會(huì),存在的問(wèn)題等通過(guò)對(duì)本次頻率計(jì)的設(shè)計(jì)，使我了解到了許多數(shù)字電路設(shè)計(jì)的知識(shí)，以及一些電器元件的功能和使用方法。對(duì)數(shù)字電路有了些基本認(rèn)識(shí)，與