第5章時(shí)序邏輯電路習(xí)題.pdf

第 5 章 時(shí)序邏輯電路習(xí)題第 5 章 時(shí)序邏輯電路習(xí)題 5 1 分析圖題 5 1 所示時(shí)序電路的邏輯功能 假設(shè)電路初態(tài)為 000 如果在 CP 的 前六個(gè)脈沖內(nèi) D 端依次輸入數(shù)據(jù) 1 0 1 0 0 1 則電路輸出在此六個(gè)脈沖 內(nèi)是如何變化的 圖題 5 1 時(shí)序電路 5 2 時(shí)序電路由三個(gè)主從 JK 觸發(fā)器 下降沿觸發(fā) 和若干門電路構(gòu)成 已知各 觸發(fā)器的時(shí)鐘方程和驅(qū)動(dòng)方程如下所示 時(shí)鐘方程 CP1 CP CP2 Q1 CP3 CP 驅(qū)動(dòng)方程 31 QJ K1 1 J2 1 K2 1 J3 Q2 Q1 K3 1 試畫出對(duì)應(yīng)的邏輯電路圖 并分析其邏輯功能 5 3 分析圖題 5 2 a 所示時(shí)序電路的邏輯功能 根據(jù)圖題 5 2 b 所示輸入信 號(hào)波形 畫出對(duì)應(yīng)的輸出 Q2 Q1的輸出波形 圖題 5 2 a 邏輯電路圖 b 輸入波形圖 C Q F0 J QKC Q F2 J QK1 D CP Q0Q1Q2 C Q F1 J QK Q Q F1 RD DQ Q F2 RD D Q1 CR CP Q2 CP CR a b CC 5 4 分析圖題 5 3 所示時(shí)序電路的邏輯功能 圖題 5 3 時(shí)序電路 5 5 采用反饋清零法 將集成計(jì)數(shù)器 74LS290 74LS290 芯片的管腳排列如圖 5 12 所示 構(gòu)成三進(jìn)制計(jì)數(shù)器和九進(jìn)制計(jì)數(shù)器 畫出邏輯電路圖 5 6 采用反饋清零法 將集成計(jì)數(shù)器 74LS161 74LS161 芯片的管腳排列如圖 5 10 所示 構(gòu)成十三進(jìn)制計(jì)數(shù)器 畫出邏輯電路圖 5 7 采用反饋置數(shù)法清零 將集成計(jì)數(shù)器 74LS161 74LS161 芯片的管腳排列如 圖 5 10 所示 構(gòu)成七進(jìn)制計(jì)數(shù)器 畫出邏輯電路圖 5 8 采用進(jìn)位端反饋置數(shù)法 將集成計(jì)數(shù)器 74LS161 74LS161 芯片的管腳排列 如圖 5 10 所示 構(gòu)成十二進(jìn)制計(jì)數(shù)器 畫出邏輯電路圖 5 9 采用級(jí)聯(lián)法 將集成計(jì)數(shù)器 74LS290 74LS290 芯片管腳排列如圖 5 12 所示 構(gòu)成三十六進(jìn)制計(jì)數(shù)器 畫出邏輯電路圖 5 10 采用級(jí)聯(lián)法 將集成計(jì)數(shù)器 74LS161 74LS161 芯片管腳排列如圖 5 10 所示 構(gòu)成一百零八進(jìn)制計(jì)數(shù)器 畫出邏輯電路圖 5 11 已知計(jì)數(shù)器的輸出端 Q2 Q1 Q0的輸出波形如圖題 5 4 所示 試畫出對(duì)應(yīng) 的狀態(tài)圖 并分析該計(jì)數(shù)器為幾進(jìn)制計(jì)數(shù)器 圖題 5 4 計(jì)數(shù)器輸出波形 Q Q F1 J K Q1Q2Q3 CP C Q Q F2 J K C Q Q F2 J K C Q0 Q1 Q2 CP 5 12 環(huán)形計(jì)數(shù)器電路如圖 5 24 a 所示 若電路初態(tài) Q3Q2Q1Q0預(yù)置為 1001 隨 著 CP 脈沖的輸入 試分析其輸出狀態(tài)的變化 并畫出對(duì)應(yīng)的狀態(tài)圖 5 13 扭環(huán)形計(jì)數(shù)器電路如圖 5 25 a 所示 若電路初態(tài) Q3Q2Q1Q0預(yù)置為 0110 隨著 CP 脈沖的輸入 試分析其輸出狀態(tài)的變化 并畫出對(duì)應(yīng)的狀態(tài)圖 5 14 利用雙向四位