UART串口接收模塊設(shè)計(jì)VIP

小梅哥FPGA設(shè)計(jì)思想與驗(yàn)證方法系列視頻教程UART串口接收模塊設(shè)計(jì)課程目標(biāo)：實(shí)現(xiàn)FPGA接收其他設(shè)備通過(guò)UART協(xié)議發(fā)送過(guò)來(lái)的數(shù)據(jù)實(shí)驗(yàn)平臺(tái)：芯航線FPGA學(xué)習(xí)套件核心板、PC機(jī)實(shí)驗(yàn)現(xiàn)象：在Quartus II中，使用In system sources and probes editor工具，查看UART接收模塊接收到的數(shù)據(jù)，串口接收到的數(shù)據(jù)由PC機(jī)發(fā)出知識(shí)點(diǎn)：1、 UART通信協(xié)議工業(yè)環(huán)境下數(shù)據(jù)接收實(shí)現(xiàn)2、 In system sources and probes editor（ISSP）調(diào)試工具的使用。芯航線FPGA開(kāi)發(fā)板板載USB轉(zhuǎn)TTL電路圖UART發(fā)送端發(fā)送一個(gè)字節(jié)數(shù)據(jù)時(shí)序圖：對(duì)于其中的每一位進(jìn)行采樣，一般情況下每一位數(shù)據(jù)的中間點(diǎn)是最穩(wěn)定的，因此一般應(yīng)用中，采集中間時(shí)刻時(shí)的數(shù)據(jù)即可，如下圖所示：但是在工業(yè)應(yīng)用中，往往有非常強(qiáng)的電磁干擾，只采樣一次就作為該數(shù)據(jù)的電平判定，是不保險(xiǎn)的，有可能恰好采集到被干擾的信號(hào)而導(dǎo)致結(jié)果出錯(cuò)，因此需要使用多次采樣求概率的方式進(jìn)行。以下為改進(jìn)型的單bit數(shù)據(jù)接收方式示意圖：在這張圖中，將每一位數(shù)據(jù)又平均分成了16小段，對(duì)于Bit_x這一位數(shù)據(jù)，考慮到數(shù)據(jù)在剛剛發(fā)生變化和即將發(fā)生變化的這一時(shí)期，數(shù)據(jù)極有可能不穩(wěn)定的（用紅色標(biāo)出的兩段），在這兩個(gè)時(shí)間段采集數(shù)據(jù)，很有可能得到錯(cuò)誤的結(jié)果，因此這兩段時(shí)間的電平無(wú)效，采集時(shí)直接忽略。而中間這一時(shí)間段（用綠色標(biāo)出），數(shù)據(jù)本身是比較穩(wěn)定的，一般都代表了正確的結(jié)果。但是也不排除該段數(shù)據(jù)受強(qiáng)電磁干擾而出現(xiàn)錯(cuò)誤的電平脈沖，因此對(duì)這一段電平，進(jìn)行多次采樣，并求高低電平發(fā)生的概率，6次采集結(jié)果中，取出現(xiàn)次數(shù)多的電平作為采樣結(jié)果。例如，采樣6次的結(jié)果分別為1/1/1/1/0/1/，則取電平結(jié)果為1，若為0/0/1/0/0/0,，則取電平結(jié)果為0，當(dāng)6次采樣結(jié)果中1和0各占一半（各3次），則可判斷當(dāng)前通信線路環(huán)境非常惡劣，數(shù)據(jù)不具有可靠性。串口發(fā)送模塊包含兩個(gè)主要組件：1、 起始位檢測(cè)進(jìn)程2、 波特率產(chǎn)生模塊3、 數(shù)據(jù)接收進(jìn)程串口接收模塊整體結(jié)構(gòu)體串口發(fā)送模塊詳細(xì)結(jié)構(gòu)圖波特率時(shí)鐘計(jì)算：系統(tǒng)時(shí)鐘周期為System_clk_period波特率波特率周期波特率分頻計(jì)數(shù)值System_clk_period = 20計(jì)數(shù)值9600104167ns104167/ System_clk_period/16325-11920052083ns52083/ System_clk_period/16163s26041/ System_clk_period/1681s17361/ System_clk_perio