FPGA中脈沖邊沿檢測(Verilog).doc

脈沖邊沿檢測（Verilog） 在很多時候都要對輸入脈沖進(jìn)行邊沿檢測，如PS/2時序，ps2_data數(shù)據(jù)在ps2_clk時鐘下降沿接收。邊沿檢測Verilog程序代碼：module DetecEdge(clk,ps2_clk,rst_n,pos_ps2_clk,neg_ps2_clk);input clk; /輸入時鐘input ps2_clk; /輸入要檢測邊沿的脈沖input rst_n; /復(fù)位信號output pos_ps2_clk; /上升沿標(biāo)志位output neg_ps2_clk; /下降沿標(biāo)志位reg ps2_clk_r0,ps2_clk_r1,ps2_clk_r2; /ps2_clk狀態(tài)寄存器always(posedge clk or negedge rst_n) if(!rst_n) begin ps2_clk_r0=1b0; ps2_clk_r1=1b0; ps2_clk_r2=1b0; end else /鎖存狀態(tài) begin ps2_clk_r0=ps2_clk; ps2_clk_r1=ps2_clk_r0; ps2_clk_r2=ps2_clk_r1; endassign pos_ps2_clk=(ps2_clk_r2)&ps2_clk_r1; /上升沿檢測assign neg_ps2_clk=ps2_clk_r2&(ps2_clk_r1);/下降沿檢測 endmodule布線布局后仿真波形如下圖：可以注意到其中的移位寄存器用了非阻塞賦值(=)ps2_clk_r0=ps2_clk;ps2_clk_r1=ps2_clk_r0;ps2_clk_r2=ps2_clk_r1;如果用阻塞賦值的話，綜合的時候會把其中兩個寄存器去點，用阻塞賦值(=)ps2_clk_r0=ps2_clk;ps2_clk_r1=ps2_clk_r0;ps2_clk_r2=ps2_clk_r1;會出來這樣的警告：WARNING:Xst:646 - Signal is assigned but never used. Register equivalent to has been removed Found 1-bit register for signal .WARNING:Xst:2677 - Node of sequential type is unconnected in block .從RTL可以看到，只剩ps2_clk_r1一個D觸發(fā)器。 上圖是非阻塞賦值綜合后的RTL，可以看出，有三個D觸發(fā)器做移位寄存器。通過移位，對邊沿進(jìn)行檢測。代碼還有一種寫法：module DetecEdge(clk,ps2_clk,pos_ps2_clk,neg_ps2_clk);input clk; /輸入時鐘input ps2_clk; /輸入要檢測邊沿的脈沖output pos_ps2_clk; /上升沿標(biāo)志位output neg_ps2_clk; /下降沿標(biāo)志位reg 2:0 ps2_clkr; /用一個fifo來采樣ps2_clk信號；always (posedge clk) ps2_clkr = ps2_clkr1:0, ps2_clk;wire pos_ps2_clk = (ps2_clkr2:1=2b01); / now we can detect ps2_clk rising edgeswire neg_ps2_