數(shù)字電路與邏輯設(shè)計 第5章 組合邏輯電路 (3)

1、第5章 組合邏輯電路,吉林大學(xué)儀器科學(xué)與電氣工程學(xué)院：數(shù)字電路與邏輯設(shè)計,5-1 概述 5-2 組合邏輯電路分析 5-3 組合邏輯設(shè)計 5-4 競爭與冒險,基于VHDL的組合邏輯設(shè)計,1、什么是硬件描述語言？ 2、VHDL程序由哪幾部分構(gòu)成？ 各部分的作用？ 3、VHDL語言中有哪些數(shù)據(jù)對象和基本數(shù)據(jù) 類型？邏輯運算和算術(shù)運算有哪些？ 4、VHDL語言中的并列語句有哪些？如何使 用這些語句設(shè)計組合邏輯,一、VHDL概述,數(shù)字電路與邏輯設(shè)計：第5章 組合邏輯電路,硬件描述語言： HDL ：Hardware Description Language 硬件描述語言HDL是一種用形式化方法描述數(shù)字電路

2、和系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計自動化（EDA）工具，逐層進(jìn)行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路ASIC或CPLD/FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu),硬件描述語言最初由美國的Iverson于1962年提出。 目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計，目前在美國硅谷約有90%以上的ASIC和CPLD/FPGA采用硬件描述語言

3、進(jìn)行設(shè)計。 目前，應(yīng)用較多的HDL有VHDL，Verilog,硬件描述語言與一般程序設(shè)計語言的比較： 既有相似之處，又有顯著不同。 一般程序設(shè)計語言描述的是一個算法，可在處理器上執(zhí)行； 硬件描述語言描述的是一個數(shù)字電路/系統(tǒng)，經(jīng)綜合后對應(yīng)的是一個具體的硬件電路,VHDL：超高速集成電路硬件描述語言,起源：20世紀(jì)80年代初, 美國國防部VHSIC計劃。 目的: 方便電子設(shè)計文檔的交流和成果的再利用,1985年，第1版VHDL完成； 1987年，國際電氣與電子工程師協(xié)會（IEEE）將VHDL語言作為硬件描述語言的工業(yè)標(biāo)準(zhǔn)（IEEE1076）； 1988年，美國國防部規(guī)定所有官方的ASIC設(shè)計都必

4、須以VHDL作為設(shè)計描述語言，此后VHDL逐漸成為工業(yè)界標(biāo)準(zhǔn)。 1993年，增修為IEEE1164標(biāo)準(zhǔn)；1999年，IEEE又將數(shù)字模擬混合VHDL的版本作為工業(yè)標(biāo)準(zhǔn)，即IEEE1076.3,二、VHDL程序結(jié)構(gòu),數(shù)字電路與邏輯設(shè)計：第5章 組合邏輯電路,LIBRARY（USE）- 庫 PACKAGE - 程序包集合 ENTITY - 實體 ARCHITECTURE - 結(jié)構(gòu)體 CONFIGURATION - 配置語句,VHDL程序示例,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IE

5、EE.STD_LOGIC_UNSIGNED.ALL,Entity and2 is Port( a : in bit; b : in bit; c : out bit); End and2,Architecture behav of and2 is Begin c = a and b; End behav,端口模式（MODE）有以下幾種類型： IN ；OUT；INOUT ；BUFFER 端口模式可用下圖說明： IN OUT BUFFER INOUT,三、VHDL中的數(shù)據(jù)對象、數(shù)據(jù)類型及運算,VHDL中的數(shù)據(jù)對象： 常量 Constant 常量名稱: 數(shù)據(jù)類型 :=給定值； 信號： Signal

6、信號名稱: 數(shù)據(jù)類型 :=初始值； 變量： Variable 變量名稱: 數(shù)據(jù)類型 :=初始值,數(shù)字電路與邏輯設(shè)計：第5章 組合邏輯電路,1）信號和變量的對應(yīng)關(guān)系不同：信號代表電路內(nèi)部信號或連接線路；而變量則不是,2）信號和變量聲明的位置不同：信號聲明在子程序、進(jìn)程的外部；而變量聲明在子程序、進(jìn)程的內(nèi)部,3）信號為全局量，而變量只在定義它的域中才可見。因此，變量不能在兩個進(jìn)程之間傳遞信息,4）在一個進(jìn)程中多次為一個信號賦值時，只有最后一個值會起作用；而變量則不同，每次賦值都會改變它的值,5）賦值不同。在進(jìn)程中，信號賦值只有在進(jìn)程結(jié)束時起作用，而變量賦值是立即進(jìn)行的。而且賦值符號不同：信號賦值為

7、“=”，變量賦值為“:,信號與變量的比較,VHDL中的基本數(shù)據(jù)類型： 位：bit 位序列：bit_vector 標(biāo)準(zhǔn)邏輯: std_logic 標(biāo)準(zhǔn)邏輯序列： std_logic_vector Bit類型的取值 Std_logic類型的取值 序列的聲明方式: to, downto,VHDL中的運算符號： 邏輯運算：AND OR NOT 算術(shù)運算：+，- 關(guān)系運算：, =, =, /= 連接符號：& 賦值符號：=, :,四、VHDL中的命令語句-并列語句,數(shù)字電路與邏輯設(shè)計：第5章 組合邏輯電路,并列語句一般處于進(jìn)程（PROCESS）的外部。所有并列語句都是并行執(zhí)行的，即與它們出現(xiàn)的先后次序無關(guān)

8、。 并列語句有三個特點： a. 所有語句的執(zhí)行是并行的； b. 每條語句的執(zhí)行和其所在的位置無關(guān)； c. 并列語句的輸出僅僅依賴于輸入，沒有其它的限制條件,三種基本的并列語句： （1）直接賦值語句：= （2）條件賦值語句：When-Else （3）選擇賦值語句：With-Select-When,label: With expression Select Signal_name=expression1 When constant_value1 , expression2 When constant_value2 ， expressionN When constant_valueN,label: Signal_name= expression1 When logic