緒論及工藝基礎

1、緒論及工藝原理,課程目標,學習利用MOS器件構建數(shù)字集成電路及簡單的版圖知識 培養(yǎng)電路設計能力：根據(jù)不同設計要求（面積，速度，功耗和可靠性），進行電路分析和優(yōu)化設計的能力,關于本課程,聯(lián)系器件和電路知識：SOC、ULSI 、MEMS方向均需要,是,功能要求,行為設計（VHDL,行為仿真,綜合、優(yōu)化網(wǎng)表,時序仿真,布局布線版圖,后仿真,否,是,否,否,是,Sing off,課程教材和參考書,教材：集成電路原理與設計 參考書：數(shù)字集成電路設計透視，第二版，Rabaey 數(shù)字集成電路電路、系統(tǒng)與設計等,第一章 緒論,集成電路的歷史 集成電路的發(fā)展規(guī)律 等比例縮小原則 未來發(fā)展和挑戰(zhàn),集成電路的發(fā)展,

2、第一個晶體管是那年發(fā)明的? A. 1945 B. 1947 C. 1951 D. 1958,發(fā)明者當時供職與哪家公司? A. IBM B. Bell Lab C. TI D. Motorola,第一個晶體管,Modern-day electronics began with the invention in 1947 of the bi-polar transistor by Bardeen et.al at Bell Laboratories,The evolution of IC,第一塊集成電路是那年做出來的? A. 1956 B. 1958 C. 1959 D. 1961,發(fā)明者當時供職

3、于哪家公司? A. IBM B. Bell Labs C. TI D. Motorola,第一塊集成電路,In 1958 the integrated circuit was born when Jack Kilby at Texas Instruments successfully interconnected, by hand, several transistors, resistors and capacitors on a single substrate,晶體管發(fā)展,Transistor Bardeen et.al. (Bell Labs) in 1947 Bipolar tran

4、sistor Schockley in 1948 First monolithic IC Jack Kilby in 1958 First commercial IC logic gates Fairchild 1960 TTL 1962 into the 1990s ECL 1974 into the 1980s,MOSFET 工藝,MOSFET transistor - Lilienfeld (Canada) in 1925 and Heil (England) in 1935 CMOS 1960s, 但是有很多工藝加工問題 PMOS in 1960s (calculators) NMOS

5、 in 1970s (4004, 8080) for speed CMOS in 1980s 功耗優(yōu)勢 BiCMOS, Gallium-Arsenide, Silicon-Germanium SOI, Copper-Low K, strained silicon, High-k gate oxide,The First Integrated Circuits,Bipolar logic 1960s,ECL 3-input Gate Motorola 1966,Intel 4004 Micro-Processor,1971 1000 transistors 1 MHz operation： NM

6、OS 工藝,Intel Pentium (IV) microprocessor,緒論,集成電路的歷史 集成電路的發(fā)展規(guī)律 等比例縮小原則 未來發(fā)展和挑戰(zhàn),Moores Law,1965年，Gordon Moore預測單個芯片上集成的晶體管的數(shù)目每18個月可以增加一倍 2300 transistors, 108 KHz clock (Intel 4004) - 1971 16 Million transistors (Ultra Sparc III)- 1998 42 Million, 2 GHz clock (Intel P4) - 2001 125 Million, 3.4Ghz (Inte

7、l P4 Prescott)- 2004 Feb 02,Moores Law plot (from his original paper, of Transistors per Die,Source: ISSCC 2003 G. Moore “No exponential is forever, but forever can be delayed,摩爾定律晶體管貶值,Gordon Moore在1965年提出了摩爾定律，認為芯片上晶體管的數(shù)目每18個月增加1倍，這相當于每個晶體管的價格同步下降的過程 假設1965年一輛豪華跑車的售價是10萬美元，如果該車的價格也能按照摩爾定律發(fā)展，則目前的售價

8、如何,緒論,集成電路的歷史 集成電路的發(fā)展規(guī)律 等比例縮小原則 未來發(fā)展和挑戰(zhàn),MOS器件的發(fā)展：按比例縮小,半導體工藝技術的發(fā)展遵循摩爾定律： 新工藝的特征尺寸是前代工藝的0.7倍，即器件密度為前代的2倍 MOS器件的發(fā)展就是按比例縮?。╯caling down）的過程,MOSFET縮小趨勢,按比例縮小理論,為了跟上摩爾定律，器件尺寸不斷縮小，短溝效應等二級效應出現(xiàn)，為了抑制二級效應，在器件按比例縮小過程中需要遵守一定的規(guī)則: 恒定電場原則CE 恒定電壓原則CV 準恒定電場原則QCE,器件的橫向尺寸和縱向尺寸縮小倍 外加電壓按同樣比例縮小 襯底摻雜濃度按同樣比例增大 對于相鄰兩代工藝， 1.

9、4,按比例縮小：CE規(guī)則,MOS器件按比例縮小,按CE規(guī)則縮小后的器件性能1. 耗盡層厚度的變化,CE中通過按比例降低工作電壓和提高襯底摻雜濃度，可以使得源漏pn結耗盡區(qū)寬度實現(xiàn)按比例縮小,2. 閾值電壓的變化,閾值電壓不是嚴格的按比例縮小,3. 工作電流的變化,按CE規(guī)則縮小的器件的導通電流按比例縮小 由于溝道寬度w按比例縮小，因此器件的溝道電流密度不變 器件的導電因子增加倍,MOS器件縮小前后的輸入和輸出特性,根據(jù)實際測量的結果，按比例縮小后的器件基本符合CE規(guī)則的預計,4.延遲時間和功耗的變化,按比例縮小后，器件的特性基本按比例變化 性能：速度按比例增加 功耗：由于電流和電壓按比例縮小，

10、功耗按照平方的關系縮小,按比例CE規(guī)則對電路影響,綜合考慮速度和功耗的參數(shù)PDP按3次方減小，而面積，按照平方減小 可見，CE規(guī)則變化的器件集成度按平方增加，速度線性增加，而功耗平方減小 這就是為什么人們不斷追求半導體工藝的進步的主要原因,按比例變化CE 1,按比例縮小理論,恒定電場原則CE 恒定電壓原則CV 準恒定電場原則QCE,Silicons Roadmap,For a Cost-Performance MPU (L1 on-chip SRAM cache; 32KB in 1999 doubling every two years,Worldwide Semiconductor Rev

11、enue,Source: ISSCC 2003 G. Moore “No exponential is forever, but forever can be delayed,緒論,集成電路的歷史 集成電路的發(fā)展規(guī)律 等比例縮小原則 未來發(fā)展和挑戰(zhàn),Gate Length Scaling,微電子未來發(fā)展more moore,微電子未來發(fā)展more than moore,微電子未來挑戰(zhàn)：物理極限,1999 1000 electrons to change state 2010 8 electrons to change state 2020 - 1 electron to change stat

12、e Source: California Computer News, 2003,微電子未來挑戰(zhàn)：工藝技術,光刻線條 晶圓尺寸,微電子未來挑戰(zhàn)：經(jīng)濟因素,42,經(jīng)濟因素：加工費用,研制成本每代產品增加1.5倍 增加工藝步驟每代成本增加1.3倍 設備費用 封裝價格 能源價格,集成電路原理與設計,集成電路制作工藝：工藝基礎,第二章 集成電路制作工藝,2.1.1 集成電路加工的基本操作 2.1.2 MOS結構和分類 2.2.1 N阱CMOS工藝 2.2.2 深亞微米CMOS工藝 2.3.1 CMOS IC中的寄生效應 2.3.2 SOI工藝 2.3.3 CMOS版圖設計規(guī)則,2.1.1 集成電路加工的基本操作,1、形成薄膜（二氧化硅、多晶硅、金屬等薄層） 2、形成圖形（器件和互連線） 3、摻 雜（調整器件特性,半導體芯片制作過程,硅片（wafer）的制作,掩模版（mask,reticle）的制作,外延襯底的制作,1、形成圖形,半導體加工過程：將設計者提供的集成電路版圖圖形復制到硅片上 光