CMOS加法器設計

1、摘 要20世紀是IC迅速發(fā)展的時代。計算機等信息產(chǎn)業(yè)的飛速發(fā)展推動了集成電路（Integrated CircuitIC）產(chǎn)業(yè)。大多數(shù)超大規(guī)模集成電路（Very Large Scale ICVLSI）在日常生活中有著廣泛的應用。在這些廣泛應用的運算中，加法器是組成這些運算的基本單元。在高性能微處理器和DSP處理器中，加法器的運算時間至關重要。加法器運算常常處于高性能處理器運算部件的關鍵路徑中，特別是在算術(shù)邏輯單元中加法器的運算時間對處理器的速度起著決定性的作用。隨著微處理器的運算速度越來越快，對快速加法器的需求也越來越高。本文首先介紹了幾種基本的加法器類型以及其工作原理，并重點分析了超前進位加法

2、器的組成結(jié)構(gòu)、結(jié)構(gòu)參數(shù)以及其工作原理。同時還介紹了制約超前進位加法器速度的結(jié)構(gòu)參數(shù)因素。然后設計研究了2位超前進位加法器，并重點分析了它的工作原理、系統(tǒng)結(jié)構(gòu)，并通過tanner軟件進行仿真實驗，從而驗證了電路的準確信。最后介紹了基于2mCMOS工藝MOSIS版圖設計的規(guī)則，通過電路圖繪制出它的版圖，并對它的版圖與電路圖進行了一致性檢測，進一步驗證了設計的正確性。關鍵詞： CMOS加法器；高速；超前進位；低功耗AbstractThe 20th century is the era of rapid development of the IC . the blooming development

3、of Computer Science has led to the growth of integrated circuit (IC) devices. Most of the Very Large Scale IC (VLSI) applications. In addition, among these widely used operations, the 1-bit full adder is the building block of these operation modules. In high-performance microprocessors and DSP proce

4、ssor, the adder computing time is of the essence. Basically, the Adder computing were often the critical path in high-performance processors computing components, especially ALU adder plays a decisive role of the speed for computing time in the processor. Along with the speed booming of microprocess

5、ors, the high demand of high-speed adder comes to the Technical and market staff table. Firstly, several basic types of adders is introduced in this assignment, as well as its working principle, and then the structure of CLA, CLA structural parameters are focused on the analysis, as well as its work

6、ing principle. the CLA structural parameters factor of CLA constraints for speed improvement is introduced in this assignment. Then the design of a two-ahead adder, and analyzed its working principle, system architecture, and simulation software by tanner to verify the circuit really sure. Finally,

7、2m CMOS two-ahead adder the rules and layout problems are described in this assignment，the circuit diagram drawn two-ahead adder circuit layout, and its layout was consistent with the circuit test.Keywords: COMS Adder; High-speed; Carry Look-ahead; Low Power目 錄摘 要IAbstractII1. 緒論11.1 加法器研究背景及意義11.2

8、本論文的主要工作內(nèi)容22. 基本加法器32.1 加法器32.1.1 半加器32.1.2 全加器42.2 串行進位加法器52.3 進位選擇加法器62.4 進位旁路加法器62.5 進位保留加法器72.6 超前進位加法器8本章小結(jié)113. 超前進位加法器設計及仿真133.1 超前進位加法器電路仿真實驗環(huán)境133.2 超前進位加法器電路仿真電路圖及仿真結(jié)果14本章小結(jié)224. 基于2umCMOS超前進位加法器版圖設計244.1 版圖設計規(guī)則254.2 CMOS的版圖繪制29本章小結(jié)37結(jié) 論39致 謝40參考文獻411. 緒論1.1 加法器研究背景及意義人類社會的發(fā)展已經(jīng)進入了信息時代，各種信息技術(shù)構(gòu)

9、成了信息時代的基礎。目前，與信息相關的計算機、微電子及通訊技術(shù)己經(jīng)成為推動社會進步和國家發(fā)展的關鍵技術(shù)，而微電子技術(shù)又是信息技術(shù)的基礎，因此集成電路產(chǎn)業(yè)己經(jīng)成為整個電子信息產(chǎn)業(yè)的命脈。而集成電路作為現(xiàn)代信息產(chǎn)業(yè)和信息社會的基礎，是改造和提升傳統(tǒng)產(chǎn)業(yè)的核心技術(shù)。隨著全球信息化、網(wǎng)絡化和知識經(jīng)濟浪潮的到來，集成電路產(chǎn)業(yè)的地位越來越重要，它已成為事關國民經(jīng)濟、國防建設、人民生活和信息安全的基礎性、戰(zhàn)略性產(chǎn)業(yè)。到目前為止我國已經(jīng)成為世界電子信息產(chǎn)品的主要生產(chǎn)國，對集成電路需求的增長是非常驚人的，而我們國內(nèi)在這方面的供應能力顯示出明顯不足。發(fā)展中國的集成電路，成了中國政府產(chǎn)業(yè)政策的主導方向。2000年6

10、月，國務院下發(fā)了鼓勵軟件產(chǎn)業(yè)和集成電路產(chǎn)業(yè)發(fā)展的若干政策，引導、鼓勵資金、技術(shù)和人才等資源投向集成電路產(chǎn)業(yè)。加法器作為各類集成電路模塊的核心部件，其重要性不可忽略。加法運算是最重要最基本的運算，所有的其他基本算術(shù)運算，如減法、乘法、除法運算等最終都能歸結(jié)為加法運算1。在算術(shù)邏輯單元（ALU）完成的操作中，邏輯操作是按位進行，各位之間彼此無關，不存在進位問題，這使得邏輯運算速度很快，且是一個常數(shù)，不需進行過多的優(yōu)化工作。但對于算術(shù)操作來說，因為存在進位問題，使得某一位計算結(jié)果的得出和所有低于它的位相關。因此，為了減少進位傳輸所耗的時間，提高計算速度，人們設計了多種類型的加法器，然而高速、低耗加法

11、器的設計一直是研究的熱點。隨著微電子技術(shù)的發(fā)展，處理器、計算機的字長成倍的增加，長加法器也就應運而生。長加法器優(yōu)化設計的主要目標是高速、低耗、資源（面積）開銷小，其關鍵是構(gòu)思高速、高效的進位算法與結(jié)構(gòu)。近三十年來，不斷的涌現(xiàn)出一流的高速加法器:超前進位加法器、跳躍進位加法器、樹形結(jié)構(gòu)加法器、對數(shù)跳躍進位加法器、混合超前進位/選擇進位加法器、頂層進位級聯(lián)超前進位加法器等。這些高速、高效的進位方法一般都是在超前進位基礎上的改進或者混合進位。因此，超前進位加法器（簡稱CLA）很自然地成為優(yōu)化設計比較的基準。再加之CMOS工藝技術(shù)的進步，使之速度可以更進一步得到提高。當今，加法器的設計面臨兩大課題，首

12、先是如何降低功耗。隨著便攜式IC產(chǎn)品例如MP3播放器，手機和掌上電腦等的廣泛使用，要求IC工程師對現(xiàn)有運算模塊的性能作進一步改進，尤其是在電路的功耗和尺寸方面。由于現(xiàn)在相應的電池技術(shù)難以和微電子技術(shù)的發(fā)展速度匹敵，這使得IC設計師遇到了許多限制因素，比如高速，大吞吐量，小尺寸，低功耗等。因此，這使得研究低功耗高性能加法單元持續(xù)升溫。另一方面就是如何提高加法器的運算速度。因為加法運算存在進位問題，使得某一位計算結(jié)果的得出和所有低于它的位相關。因此，為了減少進位傳輸所耗的時間，提高計算速度，人們設計了多種類型的加法器，如超前進位加法器（Carry- Lookahead Adders，CLA），曼徹

13、斯特加法器（Manchester Adder）、進位旁路加法器（Carry- Skip Adders， CSKA）、進位選擇加法器（Carry- Select Adders，CSLA）等。它們都是利用各位之間的狀態(tài)來預先產(chǎn)生高位的進位信號，從而減少進位從低位向高位傳遞的時間。1.2 本論文的主要工作內(nèi)容本文在介紹其它基本加法器的基礎上，進一步詳細介紹了超前進位加法器，它避免了串行進位加法器的進位延遲，提高了速度，雖然加了超前進位部分，但仍比選擇進位加法器占用資源少，因此超前進位加法器成為優(yōu)化設計比較的基準?；谝陨侠碚摚诜抡鎸嶒灢糠植捎脭?shù)字設計方法進行加法器電路設計，基于T-spice仿真器

14、，進行了超前進位加法器的仿真，驗證了超前進位加法器的各種性能。再根據(jù)電路圖制作出版圖，并進行了一致性檢測。本文內(nèi)容安排：第一章：概述加法器研究背景及意義。第二章：簡單介紹了幾種常見的加法器以及它們的工作原理，通過對比得出不同加法器各自的優(yōu)缺點。其中詳細闡述了超前進位加法器的組成結(jié)構(gòu)、結(jié)構(gòu)參數(shù)以及其工作原理。第三章：設計一個2位二進制超前進位加法器電路，并進行仿真。第四章：根據(jù)第三章設計的電路圖繪制出它的版圖。最后對本文的設計做出結(jié)論。2. 基本加法器2.1 加法器數(shù)字電子計算機能進行各種信息處理，其中最常用的是各種算數(shù)運算。因為算數(shù)中的加、減、乘、除四則運算，在數(shù)字電路中往往是將其轉(zhuǎn)化為加法運

15、算來實現(xiàn)的，所以加法運算是運算電路的核心。能實現(xiàn)二進制加法運算的邏輯電路稱為加法器2。2.1.1 半加器不考慮低位來的進位，只對兩個一位二進制數(shù)相加的運算稱為半加。實現(xiàn)半加運算的電路叫做半加器（Half Adder），簡稱HA。兩個一位二進制數(shù)相加的真值表如表2.1所列，由表2.1可直接寫出半加器的輸出邏輯函數(shù)表達式： （2.1-1） （2.1-2）表2.1半加法器真值表0011010101100001其中，S為X和Y相加的和，C為X和Y相加的進位輸出，從公式可以看出半加器實質(zhì)上也就是邏輯電路中的異或門。圖2.1（a）是基于NAND2門設計的半加器，而圖2.1（b）是基于NOR的設計。這兩個設

16、計電路相比較而言，NAND設計比較合適，因為它避免了串聯(lián)的PFET鏈，但這個差別并不是一個主要因素3。 圖2.1（a）NAND2邏輯 圖2.1（b）基于NOR的電路2.1.2 全加器 在實際作二進制加法運算時，一般來說兩個加數(shù)都不會是一位，而是多位的。因而需要考慮從低位而來的進位，相對于半加器而言，這種能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)的相加，求得和及進位的邏輯電路稱為全加器4，其真值表參見表2.2所列。表2.2 一位全加器的真值表說明00001111001100110101010100010111011010010+0+0=000+0+1=010+1+0

17、=010+1+1=101+0+0=011+0+1=101+1+0=101+1+1=11其中，為兩個一位的加數(shù)，為來自低位的進位，為和，為向高位的進位。根據(jù)真值表可以得出全加器的邏輯表達式： （2.1-3） （2.1-4） （2.1-5）假設，表示兩個加數(shù)，表示和，表示來自低位的進位，表示向高位的進位。其邏輯符號如圖2.2(a)所示，邏輯電路圖如圖2.2(b)所示。 圖2.2（a）全加器符號及功能表 圖2.2（b）全加器邏輯電路2.2 串行進位加法器一般地，將兩個n位的字相加產(chǎn)生一個n位的和及一個進位輸出位，后者可以作為另一個更高位加法器的進位輸入，或者作為一個溢出標志。圖2.3為它的一般符號。

18、串行進位加法器實際上是相加三個二進制字。一個n位的串行進位加法器要求n個全加器串聯(lián)起來，其中進位輸出位用來作為下一列的進位輸入。圖2.4為一個4位字的串行進位加法器的情形。圖2.3 一個N位加法器串行進位加法器的結(jié)構(gòu)易于連接相鄰的電路，正是由于這一特點，使這個設計的速度較慢。因為任何一個全加器只有當它的輸入進位有效時其輸出才有效，最左邊的電路是最后響應的。只有在此時，全加器輸出字的結(jié)果才有效。對于這種方式，因高位運算必須等到低位進位來到后才能進行。因此，它的延遲非?？捎^，這對速度要求比較高的器件顯然達不到要求。為此，需要對此電路進行改進5。圖2.4 4位串行進位加法器2.3 進位選擇加法器 進

19、位選擇加法器又稱為CSA加法器，其主要思想即將前一級的進位先假定為或者0，之后分別計算出一個結(jié)果，然后再用前一級的進位來選擇得到相應的結(jié)果，這樣后級的計算就不用等候前一級的進位，而是和前級的計算并行進行，之后再做一個選擇，從而達到快速運算的目的，當然所付出的代價是它要增加加法器和MUX以及相應的互聯(lián)線，犧牲一定的面積和功耗。如果速度比起所占面積來更為重要，那么這一設計就十分合適。進位選擇加法器也可以采用多層構(gòu)成，但硬件成本會相應增加。 從另一角度考察進位選擇加法器，不難發(fā)現(xiàn)其工作原理的根本思路是：對于局部同時計算出不同情況下的結(jié)果，然后在更大的局部（以至于全局范圍）內(nèi)利用各方面的信息的相互支配

20、關系，因而可以只需要通過適當?shù)倪x擇就能夠迅速得到整個區(qū)間在兩種不同情況下的計算結(jié)果。 這種思想方法在高速算術(shù)運算中得到了廣泛的應用，如迭代式乘法器和除法器運算中運算結(jié)果從有符號數(shù)字記數(shù)法形式轉(zhuǎn)換成無符號數(shù)字記數(shù)法的傳遞中轉(zhuǎn)換算法以及通過選擇實現(xiàn)舍入等等。應當注意的是：在進位選擇加法器中，用于選擇的信號扇出負載為x-y+l。由于加法器構(gòu)造過程中，每向后一級，加法器位寬都會拓寬其兩個子加法器位寬之和，因而這兩個選擇信號的扇出負載也會逐級提高，因而各個多路選擇器（MUX）的數(shù)據(jù)選取速度也會逐級降低。2.4 進位旁路加法器進位旁路加法器設計加速一個寬位加法器，它使進位繞過整個加法器的一部分進行傳播6。

21、對4位加法器的情形，這一概念顯示在圖2.5（a）中。進位輸入位表示成，而加法器本身產(chǎn)生一個進位輸出位。進位旁路電路包括兩個邏輯門。AND門接受進圖2.5（a）進位旁路邏輯 圖2.5（b）一般形式位輸入位并且將它與這一組的傳播信號進行比較，上式中運用了各自的傳播信號值。AND門的輸出與進行OR操作以產(chǎn)生這一級的輸出： （2.4-1）如圖2.5所示, 表示i至i+3這一組的塊傳播信號。如果，那么這一組的進位輸出由的值來決定。如果當進位輸入位時，那么這一組的進位輸入就自動的送入加法器的下一組?！斑M位旁路”的名字來自如下的事實，即如果條件為真，則進位輸入位越過整個塊。圖2.5(b)為k位一組時的一般情

22、況。一個進位旁路塊的尺寸k會影響這一設計的整體速度。已經(jīng)證明，使一個n位加法器延時最小的最優(yōu)旁路的尺寸可以估計為： （2.4-2）進位旁路電路還可以嵌套以構(gòu)成多層次的電路。2.5 進位保留加法器進位保留加法器所基于的概念是一個全加器實際上有三個輸入而產(chǎn)生兩個輸出如圖2.6所示。雖然我們通常把第三個輸入與進位輸入聯(lián)系起來，但它同樣也能作為一圖2.6進位保留加法器符號個“普通”值7。我們可用n個單獨的加法器來構(gòu)成一個n位的進位保留加法器， 如圖2.7所示?！斑M位保留”這個名字來自如下事實，即先保留進位輸出字而不是立即用它來計算最終的和。圖2.7構(gòu)成一個n位的進位保留加法器 進位保留加法器在需要相加

23、兩個以上的數(shù)時非常有用。由于這一設計自動避免了在進位輸出位中的延時，因此一個進位保留加法器鏈比起用標準加法器或者用時鐘控制的同步電路周期性的操作要快。2.6 超前進位加法器對于兩個多位數(shù)相加的情況，每一位都是帶進位相加，這時，只要依次將低位的進位輸出接到高位的進位輸入，就可以構(gòu)成多位加法器。對于多位加法器而言，每一位的相加結(jié)果都必須等到低一位的進位產(chǎn)生以后才能建立起來，那么這種加法器的缺點也是顯而易見的8。就 4 位加法器算法而言，在最壞情況下，做一次加法運算需要經(jīng)過 4 個全加器的傳輸時間才能得到最終運算結(jié)果。對串行進位加法器研究可得，運算的延遲主要是由于進位的延遲引起的，為了提高運算速度，

24、必須盡量減小由于進位信號逐級傳遞所耗費的時間。所以最好能在相加運算一開始就得到高位的進位輸入信號。根據(jù)上述原理，如果通過邏輯電路事先得出加到每一位全加器上的進位輸入信號，而不是從最低位開始逐位傳遞進位信號，就可以有效地提高運算速度，節(jié)省運算時間。把實現(xiàn)這種加法的器件叫做超前進位加法器。超前進位鏈能夠有效減少進位的延遲，它由進位門產(chǎn)生進位，各進位彼此獨立，不依賴于進位傳播。因此延遲非常小，速度非常高。既然進位已經(jīng)解決，則加法器的值 也不存在問題。 （1）CLA的原理設一個 n 位的加法器的第 i 位輸入為 、，輸出 和 ，其中是低位來的進位， (i=n-1，n-2，1，0)是向高位的進位，是整個

25、加法器的進位輸入，而是整個加法器的進位輸出。則 (2.6-1) (2.6-2)令： (2.6-3) (2.6-4)則： (2.6-5)只要 ，就會產(chǎn)生向 i+1 位的進位，稱 g 為進位產(chǎn)生函數(shù)；同樣，只要，就會把傳遞到 i+1 位，所以稱 p 為進位傳遞函數(shù)。把式(2.6-5)展開得到： (2.6-6)隨著位數(shù)的增加式(2.6-6)會加長，但總保持三個邏輯級的深度，因此形成進位的延遲是與位數(shù)無關的常數(shù)。一旦進位()算出以后，和也就可由式(2.6-1)得出。使用上述公式來并行產(chǎn)生所有進位的加法器就是超前進位加法器。產(chǎn)生 和 需要一級門延遲，需要兩級，需要兩級，總共需要五級門延遲。與串聯(lián)加法器（

26、一般要 2n 級門延遲）相比，（特別是 n 比較大的時候）超前進位加法器的延遲時間大大縮短了。（2）CLA的組成直接使用式（2.6-6）形成的電路是不規(guī)則的，并且需要長線驅(qū)動，需要大驅(qū)動信號和大扇入門。當位數(shù)較多時，這種實現(xiàn)方式不太現(xiàn)實。我們可以改進超前進位電路，使其具有規(guī)則性。改進后的CLA由加法器單元、進位輔助電路和超前進位單元（LAC）3種單元電路組成。其中加法器單元和進位輔助電路一起構(gòu)成完整的底層CLA模塊。底層CLA模塊可直接級聯(lián)成底層CLA10。當級聯(lián)數(shù)較大，底層CLA模塊間進位延遲時間太長，可以將l2個底層CLA模塊與組位數(shù)為l2的超前進位單元LAC一起組成二層CLA模塊。由LA

27、C給底層模塊提供進位輸入，提高進位速度。二層CLA模塊亦可直接級聯(lián)成二層CLA，如圖2.8所示。同理，可組成m層CLA模塊和m層模塊級聯(lián)CLA。圖2. 8 CLA結(jié)構(gòu)（3） CLA底層模塊 對于n位加法器，假設n=2k，其中k為整數(shù)。選擇一個位的位置i，設它是4的倍數(shù)對從i至i+3位構(gòu)成一個4位的CLA電路。它用“產(chǎn)生”和“傳播”位來產(chǎn)生通常的進位輸出位 ，和，但同時也計算出塊產(chǎn)生信號G和塊傳播信號P它們代表了i至i+3這一組的整體特性并且能夠送到加法器的更高位部分。塊產(chǎn)生信號CT的邏輯表達式為: （2.6-7）塊傳播信號P的邏輯表達式為： （2.6-8）圖2.9 底層4位超前進位加法器模塊根

28、據(jù)式（2.6-1），（2.6-3），（2.6-4），（2.6-5），(2.6-7)，和（2.6-8）可得CLA底層模塊（l1=4，k1=0）電路圖，如圖2.9所示。（4）超前進位單元LAC（Look Ahead Carry）以12=4，k2=0的LAC單元為例，由（2.6-5），（2.6-7），（2.6-8）式可得：圖2.10 16位LAC邏輯圖 （2.6-9） （2.6-10） （2.6-11） （2.6-12） （2.6-13）由式（2.6-10），（2.6-12）和（2.6-13）可得超前進位單元LAC的邏輯電路圖，見圖2.10 LAC與底層模塊相比，無加法器單元而與進位輔助單元邏輯上基

29、本相同。本章小結(jié)本章內(nèi)容主要介紹了幾種基本的加法器以及它們的工作原理，并進一步通過比較得出了它們各自的優(yōu)缺點，串行進位加法器的運算速度較慢，而選擇進位加法器、進位旁路加法器和進位保留加法器它們雖然在運算速度上有所提高，可是它們卻增加了面積，從而功耗升高。超前進位加法器（CLA）設計用來克服由于進位影響引起的時間滯后。詳細的介紹了超前進位加法器的組成、結(jié)構(gòu)和原理。超前進位加法器是由加法器單元、進位輔助電路和超前進位單元（LAC）3種單元電路組成，其中加法器單元和進位輔助電路一起構(gòu)成完整的底層CLA模塊，而超前進位單元級聯(lián)可組成二層LAC模塊。因此我們在選擇加法器的時候，可以根據(jù)我們的具體需要去選

30、擇相適應的加法器。3. 超前進位加法器設計及仿真3.1 超前進位加法器電路仿真實驗環(huán)境本文采用數(shù)字設計方法進行加法器電路設計，仿真的軟件平臺采用Tanner Research公司的tanner tools Pro EDA工具，基于T-spice仿真器，W-Edit波形觀察器查看波形，進行了超前進位加法器的仿真，驗證超前進位加法器的各種性能。Tanner Pro EDA11工具是由Tanner Research公司開發(fā)的系列集成電路設計軟件，包括前端設計工具（Front End Tools）、物理版圖設計工具（Physical Layout Tools）和驗證工具（Verification To

31、ols）等。前端設計工具包括：電路設計工具（S-Edit）、仿真驗證工具（T-Spice）、波形分析工具（W- Edit）；物理版圖設計工具包括：L-Edit版圖編輯器（L-Edit Layout Editor）、L-Edit交互式DRC驗證工具（L-Edit Interactive-DRC）、電路驅(qū)動版圖工具（Schematic Driven Layout）、L-Edit標準單元布局布線工具（L-Edit Standard Place and Route）和器件自動生成工具（Device Generators）；驗證工具包括：設計規(guī)則驗證工具（L-Edit Standard DRC）、版圖與

32、電路圖一致性檢查工具（L-Edit LVS）、提取工具（L-Edit Spice Netlist Extraction）、節(jié)點高亮工具（L-Edit Node Highlighting）等。用整套Tanner軟件設計集成電路的流程12如圖所示：圖3.1用Tanner軟件設計集成電路的流程 與其他集成電路設計軟件相比，Tanner EDA工具最大的有點就是它是在Windows平臺上面開發(fā)的集成電路設計軟件，容易操作，使工程師和初學者能夠很容易學習和設計集成電路，而且它的價格低廉，適應中小型集成電路設計公司使用，尤其是其中的L-Edit版圖編輯器，在國內(nèi)應用范圍廣泛，具有知名度。3.2 超前進位加

33、法器電路仿真電路圖及仿真結(jié)果本文采用先部分后整體的原則，依次畫出2位超前進位加法器的各個小單元器件，如反相器、與或門及異或門，當每個小單元器件都繪制完成后，再進行2位超前進位加法器的拼接。首先介紹各個小單元晶體管級電路設計與仿真。（1）反相器的晶體管電路及仿真。1）打開S-Edit程序：執(zhí)行tanner S-Edit目錄下的sedit.exe文件。2）選擇FileSave As命令打開“另存為”對話框，在“文件名”文本框中輸入新文件名反相器。3）環(huán)境設置：S-Edit默認的工作環(huán)境是黑底白線，本文修改為白底黑線。再選取SetupColors命令，打開Color將各顏色設置成圖3.2所示的狀態(tài)。

34、圖3.2 S-Edit工作環(huán)境的設置4）瀏覽組件庫：選擇 ModuleSymbol Browser 命令，打開 Symbol Browser 對話框，單擊 Add Library按鈕，在TannerS-Editlibrary目錄下引入 scmos.sdb，spice.sdb，pages .sdb 與 element.sdb這幾組件庫中的模塊。5）從組件庫引用模塊：從元件庫中選擇NMOS、PMOS、Vdd和GND這4個模塊到反相器文件。6）編輯反相器：將各元件位置移成圖3.3所示：圖3.3 各元件位置 圖3.4（a）反相器晶體管電路 圖3.4（b） 反相器仿真結(jié)果通過對仿真波形圖輸入、輸出進行分

35、析，可以制得表3.1：表3.1 反相器的仿真分析表TIMEA B0-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns0 1 0 1 0 1 0 1 0 1 1010101010300-330ns360-390ns390-400ns010101由表3.1可得，當A為0時，反相器的輸出端B=0，當A為1時，反相器的輸出端B=1，滿足反相器的設計要求。反相器晶體管電路的操作步驟基本相同，以下與或門、異或門和2位超前進位加法器的具體操作步驟本文在此不在做詳細說明。（2）異或門的邏輯及晶體管電

36、路、仿真。圖3.5（a） 異或門邏輯 圖3.5（b） 異或門晶體管電路圖3.6 異或門的T-spice參數(shù)設置圖3.7 異或門的仿真結(jié)果通過仿真波形圖輸入、輸出進行分析，可以制得表3.2：表3.2 異或門的仿真分析表TIMEA B S0-60ns60-90ns90-120ns120-150ns150-180ns180-240ns240-300ns300-330ns330-360ns360-390ns0 1 1 0 0 1 1 1 0 0 1 1 0 1 1 0 0 1 1 1 1110001110由表3.2可得，當A，B同時為1時，異或門的輸出端S=0，當A，B一個為1、另一個為0時，異或門的

37、輸出端S=1，滿足異或門的設計要求。（3） 與或門的邏輯及晶體管電路、仿真。圖3.8（a） 與或門邏輯 圖3.8（b） 與或門晶體管電路圖3.8（c） 與或門的T-spice參數(shù)設置圖3.8（d） 與或門的仿真結(jié)果通過仿真波形圖輸入、輸出進行分析，可以制得表3.3：表3.3 與或門的仿真分析表TIME A B C D Q0-30ns30-60ns0 1 0 0 0 1 1 1 0160-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-360ns360-390ns1 0 0 1 1 1

38、1 0 0 1 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 11 1 1 00 1 0 101000101010由表3.3可知，當A和B有一個0，C和D有一個0時，與或門的輸出端Q=0，當A和B同時是1或C和D同時為1時，與或門的輸出端Q=1，滿足與或門的設計要求。（4）2位超前進位加法器的邏輯和晶體管電路、仿真。 本論文的2位超前進位加法器由異或門、與或門、與門組成。如圖3.9（a）：圖3.9（a） 2位超前進位加法器的邏輯圖3.9（b） 2位超前進位加法器的晶體管電路 圖3.10 2位超前進位加法器的T-spice的參數(shù)設置圖3.11

39、 2位超前進位加法器的門級仿真結(jié)果（1）圖3.12 2位超前進位加法器的門級仿真結(jié)果（2）通過對仿真波形圖輸入、輸出進行分析，可以制得表3.4：表3.4 2位超前進位加法器的門級仿真分析表TIMEA0 B0 C0 A1 B1 S0 S1 C10-30ns30-60ns60-90ns90-120ns120-150ns150-180ns180-210ns210-240ns240-270ns270-300ns300-330ns330-360ns360-390ns0 1 1 0 0 1 1 0 1 0 0 0 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 0 0 1 0 0 1 1 0

40、1 0 1 1 1 0 1 1 0 0 1 1 0 1 0 0 0 1 1 11 1 1 0 00 1 0 1 10 1 00 0 11 0 11 1 01 0 10 0 11 1 00 1 10 1 00 0 11 0 11 1 01 0 1 由表3.4可知，所設計的2位超前進位加法器滿足設想的設計要求。本章小結(jié) 本章主要闡述了仿真的實驗環(huán)境、介紹了Tanner pro軟件的基本概念及操作步驟，并對組成2位超前進位加法器的各個單元邏輯及晶體管電路進行設計繪制，同時對這些電路進行T-spice波形仿真。最后將這些單元組合成完整的2位超前進位加法器，進行仿真。4. 基于2umCMOS超前進位加法

41、器版圖設計版圖（Layout）是集成電路設計者將設計并模擬優(yōu)化后的電路轉(zhuǎn)化成的一系列幾何圖形，包含了集成電路尺寸大小、各層拓撲定義等有關器件的所有物理信息。版圖的設計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點而制定的。不同的工藝，有不同的設計規(guī)則 。版圖在設計的過程中要進行定期的檢查，避免錯誤的積累而導致難以修改。版圖設計流程13：圖4.1 版圖設計流程1）系統(tǒng)規(guī)范化說明（System Specification）包括系統(tǒng)功能、性能、物理尺寸、設計模式、制造工藝、設計周期、設計費用等等。2）功能設計（Function Design）將系統(tǒng)功能的實現(xiàn)方案設計出來。通常是給出系統(tǒng)的

42、時序圖及各子模塊之間的數(shù)據(jù)流圖。3）邏輯設計（Logic Design） 這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設計結(jié)果，有時也采用布爾表達式來表示設計結(jié)果。4）電路設計（Circuit Design）電路設計是將邏輯設計表達式轉(zhuǎn)換成電路實現(xiàn)。 5）物理設計（Physical Design or Layout Design）物理設計或稱版圖設計是VLSI設計中最費時的一步。它要將電路設計中的每一個元器件包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。6）設計驗證（Design Verification）在版圖設計完成以后，非常重要的一步工作

43、是版圖驗證。主要包括：設計規(guī)則檢查（DRC）、版圖的電路提?。∟E）、電學規(guī)檢查（ERC）和寄生參數(shù)提?。≒E） 4.1 版圖設計規(guī)則用特定工藝制造電路的物理掩膜版圖都必須遵循一系列幾何圖形排列的規(guī)則，這些規(guī)則稱為版圖設計規(guī)則。設計規(guī)則是以晶圓廠實際制造過程為基準，經(jīng)過實際驗證過的一整套參數(shù)，是進行版圖設計必須遵守的規(guī)則，版圖設計是否符合設計規(guī)則是流片是否成功的一個關鍵。設計規(guī)則包括幾何規(guī)則、電學規(guī)則以及走線規(guī)則。設計規(guī)則可分類為：1）拓撲設計規(guī)則（絕對值）：最小寬度、最小間距、最短露頭、離周邊最短距離）；2）設計規(guī)則（相對值）：最小寬度w=m、最小間距s=n、最短露頭t=l、離周邊最短距離d

44、=h（由IC制造廠提供，與具體的工藝類型有關，m、n、l、h為比例因子，與圖形類形有關）；3）寬度規(guī)則（width rule）：寬度指封閉幾何圖形的內(nèi)邊之間的距離。在利用DRC(設計規(guī)則檢查)對版圖進行幾何規(guī)則檢查時，對于寬度低于規(guī)則中指定的最小寬度的幾何圖形，計算機將給出錯誤提示。圖4.1最小寬度、最大寬度4）間距規(guī)則（Separation rule）：間距指各幾何圖形外邊界之間的距離。 圖4.2（a）同一工藝層的間距(spacing) 圖4.2（b）不同工藝層的間距(separation)5）交疊規(guī)則（Overlap rule）交疊有兩種形式：一個幾何圖形內(nèi)邊界到另一個圖形的內(nèi)邊界長度（i

45、ntersect）一個幾何圖形外邊界到另一個圖形的內(nèi)邊界長度（enclosure）圖4.3（a） Intersect 圖4.3（a） enclosure制定設計規(guī)則的主要目的是為了在制造時能用最小的硅片面積達到較高的成品率和電路可靠性。（1）本論文設計使用的設計規(guī)則設計規(guī)則隨工藝的不同而改變。因為L-Edit的編輯環(huán)境預設在P型基板上，所以本次版圖設計采用N阱工藝。設計規(guī)則采用MOSIS規(guī)則。MOSIS版圖設計規(guī)則屬于準則，是由美國MOSIS集團制定的。此規(guī)則中值定為=2um。設計規(guī)則具體內(nèi)容如下：圖4.4 MOSIS版圖設計規(guī)則4.2 CMOS的版圖繪制（1）CMOS電路中晶體管尺寸的估算1

46、）反向器尺寸的確定 由于NMOS管和PMOS管中載流子的遷移率不同（即uN=2uP）當NMOS管和PMOS管的尺寸相等時，下降時間比上升時間短。而上升時間會與下降時間近似相等并使平均傳遞時間變短、電路速度變快時，則PMOS溝道的寬度是NMOS的二倍左右，但是電路布局面積、動態(tài)功耗會因此增加。圖4.5為晶體管最小尺寸的設計規(guī)則，下面就以最小尺寸的反相器為例，以模型來進行簡單分析。假n管的遷移率為p管的4倍，因圖4.5 晶體管最小尺寸的設計規(guī)則此要使得上升時間與下降時間相等，那么p管的溝道寬度要是n管的4倍。在理想狀況下考慮，n溝道與p溝道的電容參數(shù)是一樣且長度也相同，因此負載電容大小與各柵極寬度

47、成正比，其中包含了柵極電容與擴散電容。另外，電阻性欲遷移率和長寬有關，所以4倍寬的p管與單倍寬的n管有相同的電阻值R，而最小寬度的p管其電阻值為n管的4倍（4R）。最小尺寸的反相器的負載為兩個最小尺寸的MOS，負載電容為2C，所以兩個最小尺寸反相器串聯(lián)所需的延遲時間為 （4.1）經(jīng)過晶體管尺寸大小調(diào)整之后，p溝道的寬度為n溝道的4倍而長度不變，因此其負載包括一個最小尺寸的MOS和一個4倍最小尺寸的MOS，所以負載電容為5C，經(jīng)過調(diào)整之后的串接反相器所需的延遲時間為 （4.2）由此可知道要保證邏輯電平從低到高和從高到低的兩種變化速度相同，則上拉管的寬度必須是下拉管寬度的3到4倍。而對于異或門，在

48、晶體管串聯(lián)的地方需要使用更寬的晶體管?；蚍情T的上拉管網(wǎng)絡由兩個P型晶體管串聯(lián)而成。因此P型晶體管必須是N型晶體管的3到4倍寬，這兩種管子的有效電阻才可能相等。再根據(jù)設計規(guī)則，這個單位晶體管的尺寸為： 2）其它晶體管尺寸的確定確定了單位晶體管以后，其它的晶體管的尺寸都可以將單位晶體管按比例放大而得到。下面就來確定異或門中其它的晶體管尺寸。由于與非門電路中的各級門都不存在驅(qū)動大負載的情況，所以不需要考慮驅(qū)動大負載的情況下前一級門電路尺寸對次一級門時延的影響。因此對于第一級中的兩個反相器，其尺寸可以完全與最后一級反相器的尺寸相同，也就是下拉管的尺寸等于單位晶體管的尺寸，而上拉管的尺寸為，。對于各級異或門，由于上拉管網(wǎng)絡晶體管的寬度是下拉管網(wǎng)絡晶體管的兩倍，下拉管網(wǎng)絡晶體管與單位晶體管相同，因此最終確定異或門的上拉管網(wǎng)絡的PMOS寬度為 ，下拉管網(wǎng)絡的NMOS寬度為，長度則均為。（2）反相器版圖的繪制反相器是最簡單的CMOS電路，它的版圖也相對簡單。由圖3.2（a）可以看出反相器是由PMOS、NMOS輸入和輸出組成。而PMOS和NMOS的步驟基本相同，以PMOS為例，其版圖各層的順序是：N阱；P Select；有源區(qū)；多晶硅；有源區(qū)接觸孔。NMOS沒有N阱，步驟中的P Select換為N Select，其它均相同。以下為PMOS版圖繪制的步驟：1）繪