高效除法器verilog實現(xiàn)

1、v1.0可編輯可修改西北工業(yè)大學(xué)FPGA技術(shù)實驗實驗報告二（高效除法器）3學(xué) 院:學(xué) 號: 姓 名: 專 業(yè): 實驗時間: 實驗地點:軟件與微電子學(xué)院微電子學(xué)毅字樓335指導(dǎo)教師：王少熙西北工業(yè)大學(xué)2010年10月一、實驗?zāi)康募耙髮嶒災(zāi)康模?.進一步了解熟悉verilog語句語法掌握條件語句在簡單建模中的 應(yīng)用,學(xué)會建模仿真綜合2. 熟練運用modelsim進行調(diào)試模擬仿真.3. 初步學(xué)會運用綜合工具進行綜合,熟悉synplify.實驗要求：用verilog實現(xiàn)一個被除數(shù)為8位，除數(shù)為4位的高效除法器.二、實驗設(shè)備（環(huán)境）及要求ModelSim SE 及 Synplify Pro 9.6.2

2、三、實驗內(nèi)容與步驟1. 實驗總體設(shè)計思路由于只有加法器，除法在計算機中是通過部分余數(shù)左移加除數(shù)補碼或0實現(xiàn),我們由此可以得到啟示，也按照如此的思路進行.整體思路是先將八位（本來余數(shù) 是四位的但是我們這里的余數(shù)不僅僅充當(dāng)余數(shù)，還當(dāng)中間變量把被除數(shù)從最高位一位一位的移到余數(shù)里）余數(shù)清零，然后把被除數(shù)的最高位拼接到余數(shù)后面 ，此時 余數(shù)與除數(shù)比較，若余數(shù)大于除數(shù)，則把他們倆的差作為新的余數(shù)，且把對應(yīng)的商 值為記1;若余數(shù)小于除數(shù)，則把對應(yīng)位的商值記0;進行下一步之前把被除數(shù)的第 二高位繼續(xù)拼接到余數(shù)后面，如此進行，循環(huán)八次即可.最后結(jié)果是得到商和余數(shù) 的形式.其算法流圖如下所示：為了能清楚的展示以上

3、算法我們看下面例子：為了簡單期間我們假設(shè)被除數(shù)(did)是4位,除數(shù)(dis)是2位,商(quo)是4位,余數(shù)(rem)是4位,設(shè) did=0110,dis=10,我們來看看是怎么執(zhí)行的首先余數(shù)和商都清零,即 rem=0,quo=0;把被除數(shù)的最高位0拼接到rem的最低位，此時rem=0000B,由于 rem小于除數(shù)dis=10,則商quo3=0;下面進行第二次計算，把did2拼接到rem 最低位，此時rem=0001,dis=10rem,故quo2=0;繼續(xù)計算,把did1拼接到rem 最低位，此時 rem=0011,dis=10rem,故 quo1=1,rem=rem-quo=0011-1

4、0=0001;v1.0可編輯可修改進行最后一輪運算,把didO拼接到rem最低位，此時rem=0010,dis=10=rem, 因此 quo0=1,rem=rem-dis=0010-10=0000,至此我們已計算完畢商 quo=0011, 余數(shù)rem=0000;計算簡單快速.2. 測試平臺設(shè)計模塊設(shè)計timescale 1ns/1nsmodule divider_8_4(did,error 置 1)；parameterM=7;gg| vjava * default+ J /drvider Lerich/did斗4+ & /drvider.bench/dis109)：10111112J31141

5、510:j* /divicier bench/efratjh * /dirviderbench/quo0曠+ / drvider Lerich/rem10：3nu in血U114曠j數(shù)分別是 9,10,11,12,13,14,15 時商為 0,余數(shù)分別 9,10,11,12,13,14,15.wave - default/diYidef bcnch/did147147/dividef bBixhZdreI|(o :1 123145ISzu /diviriei_berK：h/erior1 |dividatiench/ quo(0阿 1734SISE29 阪2i r/dividefjKrKhA 的Q1(01110132歸；h_t當(dāng)被除數(shù)為147,除數(shù)分別為1,2,3,4,5,6,7 時，商分別為147,73,49,36,29,24,21,余數(shù)分別為 0,1,0,3,2,3,0. 結(jié)果正確.由上圖可見代碼覆蓋率已達100%,非常好.1. 綜合結(jié)果，布局布線結(jié)果，關(guān)鍵路徑，資源利用率等。由于過程簡單，布局和布線基本用到很少，關(guān)鍵路徑主要在testbench中開始賦初值的時間和除數(shù)被除數(shù)的正確輸入，程序簡單明了資源利用率較高。五、分析與討論1. 電路的功能是否正確，仿真是否充分，如何進一步提高代碼覆蓋率電路功